電源ノイズによる遅延変動の測定と電源ノイズを再現するフルチップシミュレーション手法(LSIシステムの実装・モジュール化・インタフェース技術,テスト技術,一般)
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概要
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電源ノイズは電源電圧の低下,消費電流の増加等の要因から,ナノメートル世代のプロセスにおいて深刻な問題となっている.本稿は電源ノイズによるゲート遅延変動に着目し,90nmプロセスにおける試作チップの測定結果を示す.フルチップシミュレーション向けに可変抵抗と容量からなる線形モデルを構築し,消費電流を再現することによって電源電圧降下を再現した.測定結果とフルチップシミュレーション結果は高い整合性を示し,本稿の線形モデルによって正確に電源電圧降下が再現されることを示す.さらに,ゲート遅延が平均電圧降下に依存することを測定結果からより確認する.
- 社団法人電子情報通信学会の論文
- 2007-01-11
著者
-
尾上 孝雄
大阪大学大学院情報科学研究科
-
橋本 昌宜
大阪大学大学院情報科学研究科
-
佐藤 高史
東京工業大学統合研究院
-
小笠原 泰弘
大阪大学大学院情報科学研究科
-
Onoye T
Kyoto Univ. Kyoto‐shi Jpn
-
榎並 孝司
大阪大学大学院情報科学研究科
-
尾上 孝雄
大阪大学大学院工学研究科情報システム工学専攻
-
小笠原 泰弘
ルネサスエレクトロニクス
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