性能歩留まり改善を目的とする演算器カスケーディングの提案(プロセッサ,「ハイパフォーマンスコンピューティングとアーキテクチャの評価」に関する北海道ワークショップ(HOKKE-2008))
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概要
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半導体製造プロセスの微細化が進展するにつれ,製造ばらつきの拡大という深刻な問題が顕在化している.それによりトランジスタの特性ばらつきが増大し,タイミング歩留まりの悪化が懸念されている.我々は回路遅延の統計的性質に着目し,演算器をカスケーディングすることで遅延ばらつきを縮小することを検討している.本稿では,演算器の統計的遅延解析とプロセッサ性能の評価とから,カスケーディングの性能歩留まり改善に対する効果を調査する.その結果,ばらつき問題への対策にはマイクロアーキテクチャの大局的な検討が必要であるという知見が得られた.
- 一般社団法人情報処理学会の論文
- 2008-03-05
著者
-
橋本 昌宜
大阪大学大学院情報科学研究科
-
佐藤 寿倫
九州大学システムLSI研究センター
-
佐藤 寿倫
九州大学システムlsi センター
-
佐藤 寿倫
九州大学
-
渡辺 慎吾
九州工業大学
-
橋本 昌宜
大阪大学大学院情報科学研究科情報システム工学専攻
-
渡辺 慎吾
九州工業大学大学院情報工学研究科情報科学専攻
-
橋本 昌宣
大阪大学情報科学研究科情報システム工学専攻
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