電源ノイズ考慮統計的タイミング解析を用いたデカップリング容量割当手法(低消費電力設計,システムオンシリコンを支える設計技術)
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概要
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本論文では、タイミング改善を目的としたデカップリング容量割当手法を提案する。デカップリング容量は電源ノイズ低減のために一般的に挿入されているが、追加した容量が全てのゲートの遅延を改善させる訳ではないことを見出した。即ち、容量追加位置によっては、回路遅延が悪化する可能性もある。そこで、場所ごとにデカップリング容量による回路遅延改善効果を効率的に計算し、それに基づいて容量配置位置を決定する手法を提案する。提案手法では電源ノイズを考慮したタイミング解析手法と随伴感度解析を利用し、容量に対する回路遅延の感度計算を効率化する。与えられた量のデカップリング容量を提案手法により配置することで回路遅延を改善できることを、実験により示した。最大まで容量を配置した場合と比較すると、提案手法による配置では最大値の40%の容量で、電源ノイズによる回路遅延増加量を5%削減した。
- 社団法人電子情報通信学会の論文
- 2009-03-04
著者
-
橋本 昌宜
大阪大学大学院情報科学研究科
-
佐藤 高史
東京工業大学統合研究院
-
橋本 昌宜
大阪大学大学院情報科学研究科情報システム工学専攻
-
榎並 孝司
大阪大学大学院情報科学研究科
-
橋本 昌宜
大阪大
-
橋本 昌宣
大阪大学情報科学研究科情報システム工学専攻
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