オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化(VLSIの設計/検証/テスト及び一般(デザインガイア))
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概要
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本稿では, チップ上配線におけるエラー検出/訂正符号化の研究には不可欠といえるエラーの発生確率自体のモデル化方法を提案する.「確定的なノイズ」と「確率的なノイズ」を同じようにモデル化していた従来手法とは異なり, 提案手法では両者を区別してモデル化する.これにより, よりノイズ量やエラー率を見積る上で現実的なモデル化が可能となる.従来手法により見積られるエラー率との比較を行ない, その差が100倍以上となることを確認した.また, 提案手法においても, 「確定的なノイズ」のモデル化方法により100倍程度エラー率が異なることが分かった.
- 一般社団法人情報処理学会の論文
- 2005-11-30
著者
-
小林 和淑
京都大学情報学研究科
-
小野寺 秀俊
京都大学大学院 情報学研究科 通信情報システム専攻
-
小林 和淑
京都工芸繊維大学工芸科学研究科
-
小林 和淑
京都大学大学院情報学研究科通信情報システム
-
湯山 洋一
京都大学大学院情報学研究科通信情報システム専攻
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