MCUに強靭な耐ソフトエラーフリップフロップ(学生・若手技術者育成のための研究会)
スポンサーリンク
概要
- 論文の詳細を見る
ソフトエラーによるLSIの信頼性の低下に対し,フリップフロップの3重化等,多様な耐ソフトエラーフリップフロップが提案されている。しかし,製造プロセスの微細化に伴い,1ビットが反転するSEUだけではなく,複数ビットが同時に反転するMCUの影響が大きくなっているMCUは,耐ソフトエラー多重化フリップフロップを無力化する大きな要因となっており, MCU対策は必須となっている。本稿では,レイアウトレベルでMCU対策を行った耐ソフトエラーフリップフロップ,BCDMR型フリップフロップを提案する。提案回路を65nmプロセスにて試作し,中性子ビームによる加速試験を行った。非対策時は通常のフリップフロップの10倍程度のエラー耐性であるのに対し,対策時はエラーが観測されず,100倍以上というエラー耐性が得られた。
- 2011-12-08
著者
-
小林 和淑
京都大学情報学研究科
-
小野寺 秀俊
京都大学情報学研究科
-
小林 和淑
京都工芸繊維大学工芸科学研究科
-
小野寺 秀俊
京都大学
-
濱中 力
京都工芸繊維大学
-
古田 潤
京都大学
-
小林 和淑
京都工芸繊維大学
-
山本 亮輔
京都工芸繊維大学
-
小林 和淑
京都工芸繊維大学大学院工芸科学研究科電子システム工学専攻:jst Crest
関連論文
- パネル討論 : 大学および企業における設計者教育 : 大学が目指す教育, 企業が望む教育
- パネル討論:大学および企業における設計者教育 : 大学が目指す教育, 企業が望む教育
- 抵抗分を含む負荷を駆動するCMOS論理回路のゲート遅延時間計算手法 (電子システムの設計技術と設計自動化)
- P2Lib:スタンダードセルライブラリ自動生成システム (電子システムの設計技術と設計自動化)
- C-12-18 リーク電流によるNBTI特性の実測による評価(C-12.集積回路,一般セッション)
- C-12-68 Subthreshold Leak電流によるNBTI劣化・回復の測定(C-12.集積回路,一般セッション)
- C-12-61 ランダムばらつきがD-FFのタイミング制約に与える影響(C-12.集積回路,一般セッション)
- C-12-30 NBTI周波数依存性測定回路の検討(評価・モデリング,C-12.集積回路,一般セッション)
- C-12-39 オンチップ差動伝送線路の構造と下層配線からのノイズの関係(C-12.集積回路,一般セッション)
- CK-2-10 CMOSミリ波回路におけるオンチップ伝送線路のモデル化(CK-2.ミリ波実用化に向けたデバイス・回路・システム技術の現状と将来,ソサイエティ特別企画,ソサイエティ企画)
- C-12-40 レイアウト規則性導入によるパターン転写精度の改善効果(C-12.集積回路,一般セッション)
- CK-2-10 CMOSミリ波回路におけるオンチップ伝送線路のモデル化(CK-2.ミリ波実用化に向けたデバイス・回路・システム技術の現状と将来,ソサイエティ企画)
- AT-1-1 ばらつき考慮DFMの課題と期待(AT-1. LSI設計におけるDFM設計技術の最新動向,チュートリアルセッション,ソサイエティ企画)
- 遅延比較器を用いた低コストなFPGAの速度・歩留まり向上手法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- 遅延比較器を用いた低コストなFPGAの速度・歩留まり向上手法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- ランダムばらつきを利用したトラック入れ替えによるFPGAの速度と歩留まり向上(リコンフィギャラブルシステム1,デザインガイア2007-VLSI設計の新しい大地を考える研究会)
- C-12-44 オンチップ差動伝送線路における下層配線からのノイズの影響(C-12.集積回路C(アナログ),一般講演)
- ダミーフィルが配線の高周波特性に与える影響(システム設計及び一般)
- ダミーフィルが配線の高周波特性に与える影響(微細化関連技術,システム設計及び一般)
- C-12-3 卓上テスト環境によるばらつき測定の高速化(C-12.集積回路A(設計・テスト・実装技術),一般講演)
- ダミーフィルがオンチップ配線の高周波特性に与える影響の解析的評価手法 (第20回 回路とシステム軽井沢ワークショップ論文集) -- (デバイスモデリング)
- A-3-12 将来の微細プロセスにおけるDVSとPower Gatingの比較(A-3.VLSI設計技術,一般講演)
- パネル討論 : 大学および企業における設計者教育 : 大学が目指す教育, 企業が望む教育
- 基板バイポーラ効果によるSEUとMCUの発生機構の検討(製造性考慮設計,システムオンシリコンを支える設計技術)
- C-elementのソフトエラー耐性を強化した65nm Bistable Cross-coupled Dual Modular Redundancy (BCDMR) FF.(低電圧/低消費電力技術,新デバイス・回路とその応用)
- C-elementのソフトエラー耐性を強化した65nm Bistable Cross-coupled Dual Modular Redundancy (BCDMR) FF.(高信頼技術,低電圧/低消費電力技術,新デバイス・回路とその応用)
- A-3-3 ゲート出力波形導出時の誤差要因とその影響の評価
- C-12-26 MOSトランジスタの基板抵抗がインダクティブピーキング回路の周波数特性に与える影響(MOSモデリング・フィルタ,C-12.集積回路,一般セッション)
- C-12-22 基板電圧の制御回路とその面積オーバヘッド(ばらつき補償・次世代回路,C-12.集積回路,一般セッション)
- ポストレイアウトトランジスタ寸法最適化によるクロストークノイズ削減手法
- ポストレイアウトトランジスタ寸法最適化によるクロストークノイズ削減手法
- A-3-9 波形重ね合せによるクロストーク遅延変動量の見積もり手法
- A-3-8 ポストレイアウトトランジスタ寸法最適化によるクロストークノイズ削減手法
- A-3-6 隣接位置を考慮した解析的クロストークノイズモデル : 実回路への適用
- A-3-5 隣接位置を考慮した解析的クロストークノイズモデル : 導出と評価
- 機能特化型プロセッサアレーによるSoCアーキテクチャの提案(システムLSIのための先進アーキテクチャ論文)
- A-3-17 ロードマップに準拠したSPICEトランジスタモデルの構築(A-3.VLSI設計技術,一般講演)
- C-12-39 LC共振器におけるMOSFETの抵抗成分を考慮した等価並列抵抗の見積もり(C-12.集積回路C(アナログ),エレクトロニクス2)
- A-3-12 オンチップ伝送線路の基板損失に対する下層配線の影響(A-3. VLSI設計技術, 基礎・境界)
- オンチップ高速信号伝送用配線の解析的性能評価(設計手法, システムオンシリコン設計技術並びにこれを活用した VLSI)
- オンチップ高速信号伝送用配線の解析的性能評価(設計手法, システムオンシリコン設計技術並びにこれを活用した VLSI)
- A-3-6 オンチップ高速信号配線における波形歪みの影響
- オンデマンドライブラリを用いたシステムLSI詳細設計手法
- オンデマンドライブラリを用いたシステムLSI詳細設計手法
- 出力インピーダンスの調整による高速信号伝送用CMLドライバの低消費電力設計 (信号伝送回路)
- A-3-13 配線とトランジスタのばらつきを考慮したバッファの挿入方法(A-3.VLSI設計技術,一般講演)
- オンチップ長距離高速信号伝送の性能予測 (信号伝送回路)
- 微細プロセスを用いたFPGA設計手法(設計手法,リコンフィギャラブルシステム,一般)
- AS-2-6 90nmプロセスでのディジタル回路設計法 : makeで出来るLSI(AS-2. ASPLA 90nmを用いたVLSIの研究開発,シンポジウム)
- PA-2-3 大学における集積回路設計に適した設計フローのあり方と相互協調
- オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化(VLSIの設計/検証/テスト及び一般(デザインガイア))
- オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化(VLSIの設計/検証/テスト及び一般(デザインガイア))
- オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化(VLSIの設計/検証/テスト及び一般(デザインガイア))
- オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化(VLSIの設計/検証/テスト及び一般(デザインガイア))
- A-3-7 動作合成における制約条件の検討
- SystemCのRTL記述を用いたSH互換プロセッサの設計
- SystemCのRTL記述を用いたSH互換プロセッサの設計
- SystemCのRTL記述を用いたSH互換プロセッサの設計
- A-1-39 Phase Adjust PLL with Variable Delay Circuit
- A-3-14 信号配線と下層配線との結合に対する直交配線の影響
- VLSI配線の伝送線路特性を考慮した駆動力決定手法(システムLSIの設計技術と設計自動化)
- A-3-23 LSI配線インダクタンスに対する直交配線の影響
- A-3-6 長距離高速配線におけるRCモデルに基づく回路設計の限界
- システムレベル言語による設計(システム設計及び一般)
- FPGAのチップ内ばらつきを利用した再配置による高速化の検討(リコンフィギャラブルシステム,一般)
- ばらつきを利用し補償するための再構成可能回路(システムオンシリコン設計技術並びにこれを活用したVLSI)
- D-11-47 カメラの動きを用いた動き補償の検討
- A-3-4 耐ソフトエラー二重化フリップフロップのばらつき評価(A-3.VLSI設計技術,一般セッション)
- ばらつきを利用し補償するための再構成可能回路(システムオンシリコン設計技術並びにこれを活用したVLSI)
- エネルギ最小周波数を利用したタスク再配置によるマルチプロセッサ向け消費エネルギ削減手法(設計手法, システムオンシリコン設計技術並びにこれを活用した VLSI)
- SA-2-3 DRAMベースの加算機能メモリとその動きベクトル検出への応用
- EBテスタを用いた論理ゲート遅延ばらつき測定手法の検討
- EBテスタを用いた論理ゲート遅延ばらつき測定手法の検討
- EBテスタを用いた論理ゲート遅延ばらつき測定手法の検討
- メモリベースアーキテクチャとその応用
- C-12-21 チェインにおけるパルス幅縮小を利用したSETパルス幅測定回路(デジタル集積回路,C-12.集積回路,一般セッション)
- C-12-20 ディジタル回路遅延の経年劣化とそのモデル化について(デジタル集積回路,C-12.集積回路,一般セッション)
- 測定時の劣化の影響を除去した高速NBTI回復特性センサーの検討(ポスター講演,学生・若手研究会)
- 動きベクトル検出用準同期一次元PEアレイの設計
- 動きベクトル検出用準同期一次元PEアレイの設計
- NBTI回復現象を利用したマルチコアLSIの自己特性補償法(異種デバイス集積化/高密度実装技術,デザインガイア2011-VLSI設計の新しい大地-)
- NBTI回復現象を利用したマルチコアLSIの自己特性補償法(異種デバイス集積化/高密度実装技術,デザインガイア2011-VLSI設計の新しい大地-)
- MCUに強靭な耐ソフトエラーフリップフロップ(学生・若手技術者育成のための研究会)
- C-12-24 劣化測定と回復測定を高速に切り替え可能なNBTI評価回路(C-12.集積回路,一般セッション)
- 冗長/非冗長化FFによる耐ソフトエラー多重化プロセッサの性能評価(ディペンダブル技術,デザインガイア2011-VLSI設計の新しい大地-)
- 90nmプロセス商用FPGAにマッピングしたリングオシレータの発振周波数の劣化評価(アーキテクチャと評価,デザインガイア2011-VLSI設計の新しい大地-)
- MCUに強靭な耐ソフトエラーフリップフロップ
- 微細化によるLSIの信頼性諸問題とその解決策(システム設計及び一般)
- C-12-44 劣化測定と回復測定を高速に切り替え可能なNBTI測定回路の特性評価(デバイス・回路協調設計技術(2),C-12. 集積回路,一般セッション)
- A-3-7 ソフトエラーによる多ビットエラーのラッチ間距離依存性の評価(A-3.VLSI設計技術,一般セッション)
- 商用FPGAのばらつきとBTIによる経年劣化(ディペンダブル設計(1),デザインガイア2012-VLSI設計の新しい大地-)
- 低電力かつ省面積な耐ソフトエラー多重化フリップフロップDICE ACFF(ディペンダブル設計(1),デザインガイア2012-VLSI設計の新しい大地-)
- ランダム・テレグラフ・ノイズに起因した組合せ回路遅延ゆらぎに対する基板バイアスの影響(ディペンダブル設計(1),デザインガイア2012-VLSI設計の新しい大地-)
- 商用FPGAのばらつきとBTIによる経年劣化(ディペンダブル設計(1),デザインガイア2012-VLSI設計の新しい大地-)
- 低電力かつ省面積な耐ソフトエラー多重化フリップフロップ : DICE ACFF(ディペンダブル設計(1),デザインガイア2012-VLSI設計の新しい大地-)
- ランダム・テレグラフ・ノイズに起因した組合せ回路遅延ゆらぎに対する基板バイアスの影響(ディペンダブル設計(1),デザインガイア2012-VLSI設計の新しい大地-)
- 65 nmプロセスにおける低消費電力冗長化FF(BCDMR-ACFF)の設計と評価
- ランダム・テレグラフ・ノイズが低電圧CMOS論理回路の遅延ゆらぎに及ぼす影響(IEDM特集(先端CMOSテバイス・プロセス技術))
- レジスタビット反転を用いた経年劣化に強靭な多重化回路(ディペンダブル(2),システムオンシリコンを支える設計技術)
- 2.2 ソフトエラー耐性の高いフリップフロップ(第2章:放射線によるソフトエラー,ディペンダブルVLSIシステム)