抵抗分を含む負荷を駆動するCMOS論理回路のゲート遅延時間計算手法 (<特集>電子システムの設計技術と設計自動化)

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概要

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• 本稿ではCRCπ型負荷を駆動するCMOS論理ゲートのゲート遅延時間計算手法について述べる. この手法ではまずそれぞれの論理ゲートの直流特性や交流特性からいくつかの特徴的なパラメータを抽出する. これらのパラメータを用いて, 異なる電源電圧を含むさまざまな動作条件でゲート遅延時間の計算をすることができる. このモデルの誤差は, 我々の行った実験では平均3%程度, 最大11%だった. 回路シミュレーションを行う手法に比べ, 約1000倍高速に計算できる.

• 社団法人情報処理学会の論文
• 1999-04-15

著者

• 田丸 啓吉

  京都大学 通信情報システム専攻

• 平田 昭夫

  京都大学工学研究科

• 近藤 友一

  京都大学工学部

• 小野寺 秀俊

  京都大学情報学研究科

• 田丸 啓吉

  京都大学情報学研究科

• 田丸 啓吉

  京大

• 近藤 友一

  京都大学工学部:(現)necアイシーマイコンシステム

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