FPGA設計用統合環境を用いたASIC設計事例
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概要
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本稿では, MAX+PLUSII(MAX)でAHDLを用いて設計したASICと, Verilog-HDL, VHDLを用いてDesign Compilerで設計したASICとの性能の比較を行う.MAXを用いてASICの上流設計ができれば, FPGA上に実現された回路をそのままASICにすることができる.ツールの使用法も簡便で, 設計者への初期負担か非常に小さい.学生や社会人のLSI導入教育へも利用できる.設計事例として, 「BCD電卓」, 「教育用マイクロプロセッサKuechip2」を例にあげ, AHDLで設計した回路をASIC向けにリターゲットしても, その性能, 回路面積がVerilog-HDLや, VHDLで設計した回路と遜色ないことを示す.
- 一般社団法人情報処理学会の論文
- 1998-12-10
著者
-
田丸 啓吉
京都大学 通信情報システム専攻
-
田丸 啓吉
京都大学情報学研究科
-
小野寺 秀俊
京都大学大学院 情報学研究科 通信情報システム専攻
-
田丸 啓吉
京都大学大学院 情報学研究科 通信情報システム専攻
-
小林 和淑
京都工芸繊維大学工芸科学研究科
-
小林 和淑
京都大学大学院情報学研究科通信情報システム
-
神原 弘之
京都大学情報学研究科通信情報システム専攻
-
田丸 啓吉
京大
-
神原 弘之
京都大学大学院情報学研究科
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