グリッチの削減を考慮したゲート寸法最適化による消費電力削減手法 : レイアウト設計への適用
スポンサーリンク
概要
- 論文の詳細を見る
- 社団法人電子情報通信学会の論文
- 1998-09-07
著者
-
田丸 啓吉
京都大学 通信情報システム専攻
-
田丸 啓吉
京都大学情報学研究科
-
小野寺 秀俊
京都大学大学院 情報学研究科 通信情報システム専攻
-
田丸 啓吉
京都大学大学院 情報学研究科 通信情報システム専攻
-
橋本 昌宜
京都大学大学院情報学研究科通信情報システム
-
田丸 啓吉
京大
関連論文
- C-12-84 強誘電体を用いたビット直列ワード並列型機能メモリの設計
- 抵抗分を含む負荷を駆動するCMOS論理回路のゲート遅延時間計算手法 (電子システムの設計技術と設計自動化)
- P2Lib:スタンダードセルライブラリ自動生成システム (電子システムの設計技術と設計自動化)
- A-3-16 設計対象毎に生成したスタンダードセルライブラリによるLSI設計
- スタンダードセルライブラリ構成法の検討
- パラメータの変化に柔軟に対応可能なタイミングモデル : DFF, 複合セルへの適用
- P2Lib : スタンダードセルライブラリ自動生成システム
- CRCπ型負荷を駆動するCMOS論理ゲートにおける貫通電流による消費電力の導出
- CMOS論理ゲートにおける貫通電流を考慮した遅延時間の定式化
- 抵抗アレイモデルを用いたアナログ回路用概略配線手法
- ばらつき考慮設計に向けて(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- ばらつき考慮設計に向けて(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- CK-2-10 CMOSミリ波回路におけるオンチップ伝送線路のモデル化(CK-2.ミリ波実用化に向けたデバイス・回路・システム技術の現状と将来,ソサイエティ特別企画,ソサイエティ企画)
- CK-2-10 CMOSミリ波回路におけるオンチップ伝送線路のモデル化(CK-2.ミリ波実用化に向けたデバイス・回路・システム技術の現状と将来,ソサイエティ企画)
- AT-1-1 ばらつき考慮DFMの課題と期待(AT-1. LSI設計におけるDFM設計技術の最新動向,チュートリアルセッション,ソサイエティ企画)
- 遅延比較器を用いた低コストなFPGAの速度・歩留まり向上手法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- 遅延比較器を用いた低コストなFPGAの速度・歩留まり向上手法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- ランダムばらつきを利用したトラック入れ替えによるFPGAの速度と歩留まり向上(リコンフィギャラブルシステム1,デザインガイア2007-VLSI設計の新しい大地を考える研究会)
- ダミーフィルが配線の高周波特性に与える影響(システム設計及び一般)
- ダミーフィルが配線の高周波特性に与える影響(微細化関連技術,システム設計及び一般)
- C-elementのソフトエラー耐性を強化した65nm Bistable Cross-coupled Dual Modular Redundancy (BCDMR) FF.(低電圧/低消費電力技術,新デバイス・回路とその応用)
- C-elementのソフトエラー耐性を強化した65nm Bistable Cross-coupled Dual Modular Redundancy (BCDMR) FF.(高信頼技術,低電圧/低消費電力技術,新デバイス・回路とその応用)
- 静的遅延解析のための等価ゲート入力波形導出法 : VDSMプロセスに起因する波形歪みへの対応
- 静的遅延解析のための等価ゲート入力波形導出法 : VDSMプロセスに起因する波形歪みへの対応
- 静的遅延解析のための等価ゲート入力波形導出法 : VDSMプロセスに起因する波形歪みへの対応(FPGAとその応用及び一般)
- C-12-26 MOSトランジスタの基板抵抗がインダクティブピーキング回路の周波数特性に与える影響(MOSモデリング・フィルタ,C-12.集積回路,一般セッション)
- C-12-22 基板電圧の制御回路とその面積オーバヘッド(ばらつき補償・次世代回路,C-12.集積回路,一般セッション)
- AI-1-3 ディペンダブルVLSIプラットフォームへの挑戦(AI-1.デイベンダブルVLSIに向けて,依頼シンポジウム,ソサイエティ企画)
- アナログ回路設計方法の再利用率向上手法 : 設計制約とパラメータの確信度の保存と再利用
- 機能特化型プロセッサアレイによるSoCアーキテクチャ
- 実時間動き補償向け省メモリ型アレーアーキテクチャ
- 演算器共有・選択を考慮したパイプラインデータパスの合成手法
- トランジスタ製造ばらつきにおけるチップ内特性変動を考慮した統計遅延解析手法
- トランジスタ製造ばらつきにおけるチップ内特性変動を考慮した統計遅延解析手法
- トランジスタ製造ばらつきにおけるチップ内特性変動を考慮した統計遅延解析手法
- 集積回路の歩留まり最適化の一手法 : 応答曲面の近似精度向上を伴う最適化法
- ゲート毎の電源電圧変動を考慮した静的遅延解析法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- ゲート毎の電源電圧変動を考慮した静的遅延解析法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- デジタルCMOSプロセスを使用したクロック生成向けPLLの将来性能予測 : LC発振型VCOを用いたPLLの有効性
- デジタルCMOSプロセスを使用したクロック生成向けPLLの将来性能予測 : LC発振型VCOを用いたPLLの有効性(アナログ・デジアナ・センサ,通信用LSI)
- FPGA設計用統合環境を用いたASIC設計事例
- FPGA設計用統合環境を用いたASIC設計事例
- FPGA設計用統合環境を用いたASIC設計事例
- 同期式順序回路の機能情報抽出について
- 中間モデルを用いたMOSFETの統計的モデル化手法
- 中間モデルを用いたMOSFETのばらつきモデル化手法とワーストケース解析への応用
- 中間モデルを用いたMOSFETの統計的モデル化手法
- 中間モデルを用いたMOSFETの統計的モデル化手法
- 中間モデルを用いたMOSFETの統計的モデル化手法
- 中間モデルを用いたMOSFETの統計的モデル化手法
- 局所最適化法に適したBSIM3v3パラメータ計算手法
- 微細プロセスに適した電流モード循環型A/D変換器
- ベクトル並列信号処理プロセッサ(VP-DSP)における設計環境
- ベクトル並列信号処理プロセッサ(VP-DSP)における設計環境
- A-3-2 確率過程モデルによる大域的最適手法と回路の歩留まり最適化問題への応用
- A-3-10 テーブルによるセル統計的遅延モデルのチップ内ばらつきへの適用
- ベクトル合成モデルによる集積回路遅延特性のワーストケース解析(電子システムの設計技術と設計自動化)
- A-3-7 集積回路遅延ワーストケース解析の比較 : ベクトル合成モデルとトランジスタ電流モデル
- コマンド言語による集積回路統計解析CADの開発
- アナログ/ディジタル混載LSIのCAD技術
- ベクトル量子化による低ビットレート動画像圧縮に適した低電力メモリベースプロセッサの設計
- 機能メモリ型並列プロセッサを用いた動画像のベクトル量子化
- DRAMを用いた加算機能メモリの設計
- DRAMを用いた加算機能メモリの設計
- DRAMを用いた加算機能メモリ
- DRAMを用いた加算機能メモリの設計
- DRAMを用いた加算機能メモリの設計
- ビット並列ブロック並列方式による機能メモリ型並列プロセッサの設計
- オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化(VLSIの設計/検証/テスト及び一般(デザインガイア))
- オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化(VLSIの設計/検証/テスト及び一般(デザインガイア))
- オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化(VLSIの設計/検証/テスト及び一般(デザインガイア))
- オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 資源共有型VLIWプロセッサの性能評価(FPGAとその応用及び一般)
- 資源共有型VLIWプロセッサの性能評価(FPGAとその応用及び一般)
- 資源共有型VLIWプロセッサの性能評価(FPGAとその応用及び一般)
- SystemCとBachを用いたLSI設計手法
- SystemCとBachを用いたLSI設計手法
- SystemCとBachを用いたLSI設計手法
- トランジスタ特性におけるチップ内ばらつきのモデル化手法(システムLSIの設計技術と設計自動化)
- ばらつきを利用し補償するための再構成可能回路(システムオンシリコン設計技術並びにこれを活用したVLSI)
- CMOS論理ゲートにおけるセル内特性ばらつきを考慮した統計的遅延モデル化手法
- CMOS論理ゲートにおけるセル内特性ばらつきを考慮した統計的遅延モデル化手法
- A-3-10 中間モデルを用いたMOSFETモデルに依存しない比精度パラメータ抽出手法
- CMOS回路の比精度解析における大域ばらつきのモデル化
- Micro-Loading効果を考慮したCMOS回路の比精度解析
- LSIデザインルールチェックにおける機能分割法と領域分割法の相補的複合並列化手法の優位範囲の測定
- グリッチの削減を考慮したゲート寸法最適化による消費電力削減手法 (電子システムの設計技術と設計自動化)
- SA-2-3 DRAMベースの加算機能メモリとその動きベクトル検出への応用
- PC-3-1 LSI設計教育のためのカリキュラムについて : 京都大学の現状
- DRAMベースの加算機能メモリとその動き補償への応用
- DRAMベースの加算機能メモリとその動き補償への応用
- DRAMベースの加算機能メモリとその動き補償への応用
- グリッチの削減を考慮したゲート寸法最適化による消費電力削減手法 : レイアウト設計への適用
- 複数隣接配線による遅延時間の変化量の検証
- 論理シミュレーションを用いた消費電力見積もりの高精度化手法
- 動画像動き検出用省メモリ型アレイアーキテクチャ
- 動画像動き検出用省メモリ型アレイアーキテクチャ
- A New Approach for Sorting on Reformed CAM
- メモリベースアーキテクチャとその応用
- 動画像動き検出用省メモリ型アレイアーキテクチャ