DRAMを用いた加算機能メモリの設計
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概要
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我々は、機能メモリーの一種としてDRAMをベースとした加算機能メモリの設計・試作を行った。この回路は、メモリ18ビット、もしくは36ビットに1つの演算回路が付加されており、通常のメモリと同様に2次元アレイ状に多数集積されている。演算回路は並列に動作し、高速処理が可能となっている。0.5umのCOMSプロセスを用いた場合、1cm角のチップに演算回路が15k個集積でき、35GOPSの演算処理能力があることを確認した。本稿では、加算機能メモリの構成とシミュレーション結果について述べる。
- 社団法人電子情報通信学会の論文
- 1998-05-21
著者
-
田丸 啓吉
京都大学情報学研究科
-
田丸 啓吉
京都大学大学院 情報学研究科 通信情報システム専攻
-
小林 和淑
京都工芸繊維大学工芸科学研究科
-
小林 和淑
京都大学大学院情報学研究科通信情報システム
-
山岡 雅直
京都大学大学院工学研究科電子通信工学専攻
-
小林 幸史
京都大学大学院工学研究科電子通信工学専攻
-
小林 幸史
京都大学情報学研究科通信情報システム専攻
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