CMOS論理ゲートにおけるセル内特性ばらつきを考慮した統計的遅延モデル化手法
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概要
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CMOSプロセスにおいて,製造ばらつきによるトランジスタ特性の変動が問題となっている.製造ばらつきを考慮した統計遅延解析において,チップ間,チップ内でのばらつきについて解析が行なわれている.ゲート遅延ばらつきの見積りにおいて,論理ゲート内のトランジスタ間ばらつきを考慮する事が重要である.本稿では,このゲート内でのばらつきを考慮したゲート遅延ばらつきモデルを提案する.提案モデルは,トランジスタ特性を共通成分と独立変動成分に分けて,それらの変動量から遅延時間を与える.提案モデルの誤差評価を行う.具体的な回路の遅延ばらつきを例に,ゲート内ばらつきを考慮する場合としない場合で,遅延分布に差がでることを示す.
- 一般社団法人情報処理学会の論文
- 2002-11-27
著者
-
岡田 健一
京都大学情報学研究科通信情報システム
-
小野寺 秀俊
京都大学大学院 情報学研究科 通信情報システム専攻
-
岡田 健一
京都大学大学院情報学研究科通信情報システム専攻
-
山岡 健人
京都大学情報学研究科通信情報システム
-
山岡 健人
京都大学大学院情報学研究科通信情報システム
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