デザインルールチェック並列処理化の一手法 : 並列スケジューリングによる手順割り当て
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概要
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本稿では、単一バス結合されたマルチプロセッサシステム上で、デザインルールチェック(以下DRC)の検証手順を並列化するスケジューリング問題を提起する。この問題では、通信路で接続されたEWS(Engineering Work Station)をマルチプロセッサシステムのモデルとしている。この問題の一解決法として、検証手順をタスクグラフで表現し、そのタスクをレベル分けして、同一レベルのタスクごとにプロセッサに割り当てる操作を繰り返すという手法を提案する。本手法の応用例として、ランダムタスクグラフと実DRCに適用し、有用性の評価を行なった。
- 社団法人電子情報通信学会の論文
- 1993-10-28
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