速度・面積のトレードオフに適した多重波面型乗算器の構成と設計パラメータ

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ASICの高位合成では,使用する機能ユニットとしてライブラリにあるユニットの中から選択する方法が使用されているが,つねに最適なユニットが存在するとは限らない.本論文では乗算器を取りあげ,速度仕様を満足する範囲でレイアウト面積の最小になるような,速度・面積トレードオフのとれる乗算器のアーキテクチャとその設計法について考察する.乗算器のアーキテクチャはこれまで高速で面積の大きいツリー型と低速で小面積のアレイ型に大別されてきたが,本論文では両者を両極端として含む,より一般的な乗算器として提案されている多重波面型乗算器の構成を検討し,演算時間の短縮化の改良をした改良多重波面型乗算器を新しく考案した.この乗算器では新しく階層構成を採用し従来の構成が1階層であったものを多階層に改良して高速化を可能にした.さらに高速乗算器で使用されているBoothのアルゴリズムに基づく構成に拡張し,より柔軟性のある乗算器の構成を実現する方法を示した.これらの構成をもとに,共通する精算用加算回路を除いた各乗算器の部分積加算部の演算時間と面積を比較評価し,基本演算回路の外部入力数mを設計パラメータにして,最適構成を求めることができることを示している.その結果高位レベル自動設計における最適乗算器を生成する設計手法を提供することが可能になった.
一般社団法人情報処理学会の論文
1996-01-15

速度・面積のトレードオフに適した多重波面型乗算器の構成と設計パラメータ

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