論理関数のグラフ表現を利用した組合せ回路の機能情報抽出

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VLSIのような複雑なシステムの設計においては,設計されたものが与えられた仕様を満たすかどうかを調べる設計検証が,重要な問題となっている.一般に下位レベルの設計記述は,上位レベルの記述に比べてより多くの情報を含んでいる.従って,設計されたもののレベルで検証を行うのは困難であり,できれば設計されたものから上位レベルの情報を抽出し,与えられた仕様と比較することが望ましい.そこでわれわれは,下位レベルから上位レベルへ設計記述の変換を行う手法に着目した.これは,より多くの情報を含む下位レベルの設計記述から必要な情報のみを抽出することと考えられる.このような手法は, レイアウトのレベルでは既に実用化されており,レイアウト記述から回路情報を抽出するシステムが開発され利用されている.上位レベルの情報を抽出する手法は,設計検証に役立つだけでなく,下位レベルでの設計変更にともなう上位レベルの記述の変更や,上位レベルのシミュレーションモデルの自動生成,あるいはモジュールの再利用などにも用いられると考えられる.また,仕様レベルの情報が抽出できれば,ドキュメントやマニュアルの自動作成にも利用できる.本稿では,論理回路レベルから機能レベルの情報を抽出する手法について,対象を組合せ回路に限定して話を進める.
1988-09-12

論理関数のグラフ表現を利用した組合せ回路の機能情報抽出

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