平面分割によるデザインルールチェックの並列処理方式
スポンサーリンク
概要
- 論文の詳細を見る
LSIのデザインルールチェックを高速化する方法の一つにレイアウトパターンを空間的に分割して、それぞれの領域を複数のコンピュータで並列にDRC処理をする方法がある。この方法を使ったデザインルールチェック専用ハードウエアエンジンを開発するために、この機械の動作シミュレーション、試作実験機による要素実験およびそれに必要なソフトウエアの開発を行なったので報告する。
- 社団法人電子情報通信学会の論文
- 1993-05-20
著者
-
田丸 啓吉
京都大学工学部
-
河野 一郎
京都大学工学部
-
池田 浩
京都大学工学部
-
上坂 達生
熊本電波工業高等専門学校
-
路 奎明
京都大学工学部
-
上坂 達生
熊本電波高専情報工学科
-
路 奎明
京都大学
関連論文
- CMOS論理ゲートにおける貫通電流による消費電力の定式化
- 抵抗アレイモデルを用いたアナログ回路用概略配線
- 形状最適化コンパクション
- ビルディングブロックレイアウトのための分枝限定配置手法
- モデル依存性の小さいMOSFETパラメータ抽出システムの実現
- 不確定パラメタの導入によるアナログ回路設計手順の再利用率向上手法
- A-58 モデル依存性の小さいMOSFETパラメータ抽出システムの実現(A-3. VLSI設計技術,一般講演)
- モデル依存性の小さいMOSFETパラメータ抽出手法
- アナログ回路設計手順の保存・再利用化手法
- A-66 配線遅延を考慮したレジスタ転送レベルにおける遅延評価(A-3. VLSI設計技術,一般講演)
- 機能情報抽出を用いた CPU の動作検証
- 同期式順序回路からの動作記述の抽出
- FINES:組合せ回路の機能情報抽出システム
- 算術演算回路の機能情報抽出
- 論理関数のグラフ表現を利用した組合せ回路の機能情報抽出
- デザインルールチェック並列処理化の一手法 : 並列スケジューリングによる手順割り当て
- デザインルールチェック並列処理化の一手法 : 並列スケジューリングによる手順割り当て
- LSIデザインルールチェックプログラムにおける中間データの再利用促進による増速効果
- 平面分割によるデザインルールチェックの並列処理方式
- 端子位置を考慮した論理多段化の一手法およびその評価
- 中間モデルを用いたモデル依存性の小さいMOSFETパラメータ抽出手法
- マイクロコンピュータによるLSIパターン図形演算法
- ベクトル量子化による低ビットレート動画像圧縮に適した低電力メモリベースプロセッサの設計
- ベクトル量子化用機能メモリ型並列プロセッサによる動画像の低ビットレート圧縮システム
- BPBP型FMPPを用いたプロセッサボードの設計
- DRAMを用いた加算機能メモリ
- Micro-Loading効果を考慮したCMOS回路の比精度解析
- レイアウトを考慮したCMOS回路の比精度解析
- LSIデザインルールチェックにおける機能分割法と領域分割法の相補的複合並列化手法の優位範囲の測定
- LSIデザインルールチェックの並列化における領域分割法のアーキテクチュアモデル
- 速度・面積のトレードオフに適した多重波面型乗算器の構成と設計パラメータ
- 改良多重波面型乗算器のモジュｰルジェネレｰタ
- 専用VLSIプロセッサ 1. 専用VLSIプロセッサの現状と動向 (専用VLSIプロセッサ)
- 動画像動き検出用省メモリ型アレイアーキテクチャ
- 動画像動き検出用省メモリ型アレイアーキテクチャ
- A New Approach for Sorting on Reformed CAM
- 機能メモリをベースにしたコプロセッサシステム
- 動画像動き検出用省メモリ型アレイアーキテクチャ
- 遅延・電力・面積のトレードオフがとれる乗算器モジュールジェネレータ
- UDL/Iのセマンティクス定義に基づく処理系の試作
- 論理シミュレーションの精度に関する考察
- ハードウェア記述言語の厳密な意味定義のための非決定的動作モデルシミュレータの試作
- 速度・面積のトレードオフが可能なアレイ型乗算器のアーキテクチャ
- 加算機能付き画像メモリの設計
- ビット並列ブロック並列型FMPPにおける機能メモリのテスト方法
- ビット並列ブロック並列型FMPPアーキテクチャをとるプロトタイプLSIチップの概要
- ビット並列ブロック並列方式による機能メモリ型並列プロセッサの設計