速度・面積のトレードオフが可能なアレイ型乗算器のアーキテクチャ
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概要
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高速乗算回路の最も基本的なアーキテクチャは、ツリー型とアレイ型に分類される。アレイ型は動作速度の点でツリー型に劣るが、規則的な構造がLSI化に適するため、多くの高速化手法の研究が行われてきた。アーキテクチャ上の高速化手法として、筆者らは一般的な分割アレイ構成を考え、信号の伝搬に着目して多重波面型構成を提案した。本論文は従来の構成を改良した、より高速の改良多重波面型乗算回路を提案している。この構成では部分積加算の基本ユニットを階層的に配置して、基本ユニット出力を並列的に加算するようにした。このため以前の構成に比べ数十%の高速化が実現できると同時に、構成の柔軟性が増し、将来の自動設計において最適性能の乗算器を生成する手法を提供することが可能になった。
- 一般社団法人電子情報通信学会の論文
- 1994-09-22
著者
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