端子位置を考慮した論理多段化の一手法およびその評価

概要

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従来のLSIの論理合成ツールではそのほとんどが回路のトポロジーの情報のみを考えて回路の合成を行っており、回路のレイアウトなどのジオメトリーの情報は考慮していないのが普通であった。これは、論理設計の段階でレイアウトを考慮しようとすると、問題が複雑になってしまうためである。しかし論理設計の段階でレイアウトを考慮することが出来ると、最終的に出力されるチップの性能(レイアウト面積、遅延)の向上を図ることが出来ると思われる。本稿ではそのようなレイアウトを考慮した論理多段化の一手法として、端子位置を考慮した論理多段化という手法を提案する。そして回路の多段化時に使用する評価関数を従来のリテラル数に加えて入力変数間の距離というパラメータを加えたものとし、それを実際に論理合成ツールに組み込んでその有効性を確かめている。また、その論理合成結果をレイアウト合成ツールでレイアウトにすることによって、この手法が最終的なレイアウトに対して有効に働いていることも確かめている。
一般社団法人情報処理学会の論文
1992-02-24