90nm CMOS回路における遅延・電力ばらつきのゲート段数およびゲート幅依存性に関する考察(耐ノイズ・ばらつき設計(1),システムオンシリコン設計技術並びにこれを活用したVLSI)

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概要

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近年,製造ばらつきに起因する回路性能のばらつきが顕著になってきている.回路性能のばらつきは歩留まりを低下させるため,ばらつきに対処する設計手法が必要である.設計時にばらつきを考慮するためには,まず性能ばらつきの実態を確認する必要がある.本稿では,90nmプロセスを用いたCMOS回路において実測を行い,遅延・電力ばらつきについて解析を行った.測定対象としてゲート段数,ゲート幅の異なるリングオシレータを用いた.ばらつきはチップ内およびチップ間に分けて測定し,ゲート段数およびゲート幅が遅延・電力ばらつきに与える影響について考察を行った.実測結果から,ゲート段数を増やすことで遅延ばらつきが抑えられることを確認した.また,ゲート幅を大きいとき遅延・電力ばらつきも大きいという実測結果が得られ,この要因について考察した.
社団法人電子情報通信学会の論文
2007-02-28

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