CMOS回路におけるタイミング歩留り最大化のためのゲートサイジング手法の提案(耐ノイズ・ばらつき設計(1),システムオンシリコン設計技術並びにこれを活用したVLSI)
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概要
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半導体微細加工技術の進歩により,製造ばらつきによるチップの性能歩留り低下が問題となっている.従来から,回路の平均遅延時間を最小にするゲートサイジング手法が用いられていたが,我々は,要求される遅延時間を満たすチップの,チップ総数に対する割合をタイミング歩留りと定義し,タイミング歩留リを最大化するための新たなゲートサイジング手法を提案する.従来手法を用いた場合,ゲートサイズは常に一定の倍率で大きくなっていくのに対し,提案手法を用いた場合,ターゲット遅延時間・最終段の負荷容量によって,前段に対するゲートサイズの倍率が各段で異なることを確認した.さらに,タイミング歩留りの向上においても有効であることを確認した.
- 社団法人電子情報通信学会の論文
- 2007-02-28
著者
-
石原 亨
九州大学システムLSI研究センター
-
安浦 寛人
九州大学大学院システム情報科学研究院
-
安浦 寛人
九州大学大学院システム情報科学研究科情報工学専攻
-
室山 真徳
九州大学システムLSI研究センター
-
坂本 良太
九州大学大学院システム情報科学府
-
Yasuura Hiroto
Department Of Computer Science And Communication Engineering Graduate School Of Information Science
-
安浦 寛人
九州大学大学院 システム情報科学研究院
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