オペランドのビット幅を考慮したソフトウェアレベル消費エネルギー削減手法(FPGA・低消費電力設計・システムレベル合成,システム設計及び一般)
スポンサーリンク
概要
- 論文の詳細を見る
本稿では,マイクロプロセッサベース組込みシステムのソフトウェアレベル消費エネルギー削減手法を提案する.提案手法はオペランドのデータをシフトし符号拡張ビット部の信号遷移を削減することにより消費エネルギーを削減する.提案手法は次の3つのステップから構成される.1)オペランドのデータをLSB側からMSB側へ最適なシフト量だけシフトする.2)シフトされたデータのまま命令を実行する.3)計算結果を元の正しい位置までシフトする.実験により,マイクロプロセッサのデータパスにおける消費エネルギーを約3.7%削減出来ることを示した.また,マイクロプロセッサ全体の消費エネルギーは約1.5%削減出来た.
- 2006-05-04
著者
-
石原 亨
九州大学システムLSI研究センター
-
安浦 寛人
九州大学大学院システム情報科学研究科情報工学専攻
-
山口 誠一朗
九州大学大学院システム情報科学府
-
室山 真徳
九州大学システムLSI研究センター
-
安浦 寛人
九州大学大学院 システム情報科学研究院
関連論文
- 省エネルギー技術立国日本を目指して(平成21年度長尾真記念特別賞紹介)
- 出力VHDLコードに透かしを埋め込むCADツールの不正コピー検知方式
- 12.社会システムを支えるディペンダブルコンピューティング(時代をひらく電子情報通信技術-技術がもたらした変革,そして更なる飛躍-)
- 入力依存の遅延ばらつきを利用するDVSシステムにおける性能およびエリアオーバーヘッドの改善検討(低消費電力,集積回路とアーキテクチャの協創〜どう繋ぐ?どう使う?マルチコア〜)
- 緊密な産学連携に基づく自律的なICT人材育成の実践(情報システム教育コンテスト(3))
- Non-uniform Selective Way Cacheの動的制御による組込みプロセッサの省エネルギー化(消費電力,組込技術とネットワークに関するワークショップETNET2009)
- Non-uniform Selective Way Cacheの動的制御による組込みプロセッサの省エネルギー化(省エネ,組込技術とネットワークに関するワークショップETNET2009)
- 6U-6 ウェーブレットに基づく音声認証システムの精度向上にむけて(ネットワーク応用,学生セッション,ネットワーク)
- C-12-9 ゲーテッドフリップフロップの多ビット結合によるレジスタの低電力化(C-12.集積回路,一般セッション)
- RFIDタグを用いた安全で効率の良いデジタルネーミング社会について
- 1A1-K06 ラジコンカーを用いた計算機の動作原理教育
- 負荷変動に瞬時適応可能なマルチパフォーマンスプロセッサの設計と評価(マルチコア・マルチプロセッサ,組込技術とネットワークに関するワークショップETNET2008)
- 製造後にタイミング補正可能なオンチップバスアーキテクチャ(回路方式,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- 90nm CMOS回路における遅延・電力ばらつきのゲート段数およびゲート幅依存性に関する考察(耐ノイズ・ばらつき設計(1),システムオンシリコン設計技術並びにこれを活用したVLSI)
- 90nmCMOS回路における遅延および電力ばらつきの実測と解析(演算回路・ばらつきの測定,システム設計及び一般)
- AS-2-5 90nm CMOS回路における遅延及び電力ばらつきの実測(AS-2. ASPLA 90nmを用いたVLSIの研究開発,シンポジウム)
- シングルサイクルアクセス可能な二階層キャッシュアーキテクチャ(消費電力,組込技術とネットワークに関するワークショップETNET2009)
- OSから解析可能な無線通信端末の消費電力モデルとその生成手法(消費電力,組込技術とネットワークに関するワークショップETNET2009)
- シングルサイクルアクセス可能な二階層キャッシュアーキテクチャ(省エネ,組込技術とネットワークに関するワークショップETNET2009)
- OSから解析可能な無線通信端末の消費電力モデルとその生成手法(省エネ,組込技術とネットワークに関するワークショップETNET2009)
- Analysis of effects of input arrival time variations on on-chip bus power consumption (VLSI設計技術)
- Analysis of effects of input arrival time variations on on-chip bus power consumption (システムLSI設計技術)
- AI-1-6 ディペンダブルVLSI設計技術への挑戦(AI-1.デイベンダブルVLSIに向けて,依頼シンポジウム,ソサイエティ企画)
- ハッシュを用いたID照合における計算時間についての考察(セッション2)
- パネル討論 : システムオンシリコン時代に向けてどんなCADを作るべきか?
- パネル討論 : システムオンシリコン時代に向けてどんなCADを作るべきか?
- VLSI 設計教育の現状と将来
- タイミングエラーの予報を目的とするカナリアFFの挿入位置限定(ディペンダブル設計,デザインガイア2008-VLSI設計の新しい大地)
- タイミングエラーの予報を目的とするカナリアFFの挿入位置限定(ディペンダブル設計,デザインガイア2008-VLSI設計の新しい大地)
- コデザイン環境におけるメタ記述からハードウェア/ソフトウェアコジェネレーション
- パフォーマンスを考慮したデータパス幅の最適化手法
- コデザイン環境におけるメタ記述からハードウェア/ソフトウェアコジェネレーション
- パフォーマンスを考慮したデータパス幅の最適化手法
- コデザイン環境におけるメタ記述からハードウェア/ソフトウェアコジェネレーション
- パフォーマンスを考慮したデータパス幅の最適化手法
- 出力品質を考慮した変数ビット幅最適化手法
- MPEG-2 AACデコーダ専用の組み込みシステムLSIの開発
- MPEG-2 AACデコーダ専用の組み込みシステムLSIの開発
- VDEC向けスタンダードセルライブラリの評価
- VDEC向けスタンダードセルライブラリの評価
- VDEC向けスタンダードセルライブラリの評価
- RijndaelのLSI実装における低消費電力化手法の提案
- RijndaelのLSI実験における低消費電力化手法の提案
- A-7-20 パストランジスタを用いたDES S-boxの実装評価
- 実行不能パスを考慮したHDL記述のプログラムスライシング・アルゴリズム
- 低消費電力化を目的とした Gated-Clock によるビット幅可変方式
- 教育用マイクロプロセッサ QP-DLX の開発 : LSIテスタを用いたテスト及び評価
- プログラムスライシングと部分評価を用いたVHDL記述の機能部品作成
- 識別可能な多値レベルを考慮したニューロンMOS論理素子設計手法
- 識別可能な多値レベルを考慮したニューロンM0S論理素子設計手法
- 新機能デバイスを利用した高集積システム設計技術
- 90nm CMOS回路における遅延・電力ばらつきのゲート段数およびゲート幅依存性に関する考察(耐ノイズ・ばらつき設計(1),システムオンシリコン設計技術並びにこれを活用したVLSI)
- 負荷変動に瞬時適応可能なマルチパフォーマンスプロセッサの設計と評価(マルチコア・マルチプロセッサ,組込技術とネットワークに関するワークショップETNET2008)
- 負荷変動に瞬時適応可能なマルチパフォーマンスプロセッサの設計と評価(マルチコア・マルチプロセッサ,組込技術とネットワークに関するワークショップETNET2008)
- 負荷変動に瞬時適応可能なマルチパフォーマンスプロセッサの設計と評価(マルチコア・マルチプロセッサ,組込技術とネットワークに関するワークショップETNET2008)
- マルチタスク組込みアプリケーションの低消費エネルギー化のためのメモリ管理技術(消費電力1,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- 製造後にタイミング補正可能なオンチップバスアーキテクチャ(回路方式,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- マルチタスク組込みアプリケーションの低消費エネルギー化のためのメモリ管理技術(消費電力1,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- 製造後にタイミング補正可能なオンチップバスアーキテクチャ(回路方式,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- マルチタスク組込みアプリケーションの低消費エネルギー化のためのメモリ管理技術(消費電力1,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- AS-3-2 プロセッサベース組込みシステムの省エネルギー化を目的としたコード配置手法(AS-3.低消費電力設計技術とその応用,シンポジウム)
- AS-3-1 プロセスばらつきを考慮したSRAMセルの低消費電力設計手法(AS-3.低消費電力設計技術とその応用,シンポジウム)
- A-3-18 プロセッサベース組込みシステムの低消費電力化を目的としたクロックゲーティング命令に関する検討(A-3.VLSI設計技術,一般講演)
- CMOS回路におけるタイミング歩留り最大化のためのゲートサイジング手法の提案(耐ノイズ・ばらつき設計(1),システムオンシリコン設計技術並びにこれを活用したVLSI)
- CMOS回路におけるタイミング歩留り最大化のためのゲートサイジング手法の提案(耐ノイズ・ばらつき設計(1),システムオンシリコン設計技術並びにこれを活用したVLSI)
- Non-uniform Selective Way Cacheの動的制御による組込みプロセッサの省エネルギー化(消費電力,組込技術とネットワークに関するワークショップETNET2009)
- Non-uniform Selective Way Cacheの動的制御による組込みプロセッサの省エネルギー化(省エネ,組込技術とネットワークに関するワークショップETNET2009)
- シングルサイクルアクセス可能な二階層キャッシュアーキテクチャ(消費電力,組込技術とネットワークに関するワークショップETNET2009)
- シングルサイクルアクセス可能な二階層キャッシュアーキテクチャ(省エネ,組込技術とネットワークに関するワークショップETNET2009)
- OSから解析可能な無線通信端末の消費電力モデルとその生成手法(消費電力,組込技術とネットワークに関するワークショップETNET2009)
- OSから解析可能な無線通信端末の消費電力モデルとその生成手法(省エネ,組込技術とネットワークに関するワークショップETNET2009)
- RC-011 仮想キューによる高性能ハードウエアRTOSの実現(C分野:ハードウェア・アーキテクチャ,査読付き論文)
- プログラムの動作を考慮したコンピュータシステムのソフトエラー数見積もり技術(プロセッサ, DSP, 画像処理技術及び一般)
- プログラムの動作を考慮したコンピュータシステムのソフトエラー数見積もり技術(プロセッサ, DSP, 画像処理技術及び一般)
- プログラムの動作を考慮したコンピュータシステムのソフトエラー数見積もり技術(プロセッサ, DSP, 画像処理技術及び一般)
- プログラムの動作を考慮したコンピュータシステムのソフトエラー数見積もり技術(プロセッサ, DSP, 画像処理技術及び一般)
- Android携帯端末アプリケーション向け消費電力プロファイリング手法 (ディペンダブルコンピューティング)
- Android携帯端末アプリケーション向け消費電力プロファイリング手法 (コンピュータシステム)
- ソフトエラーを低減する高信頼性キャッシュメモリのためのタスクスケジューリング(デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- コンピュータシステムにおける信頼性と性能のトレードオフの解析と高信頼性キャッシュアーキテクチャ(システムLSIの応用と要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術,及び一般)
- コンピュータシステムにおける信頼性と性能のトレードオフの解析と高信頼性キャッシュアーキテクチャ(システムLSIの応用と要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術,及び一般)
- コンピュータシステムにおける信頼性と性能のトレードオフの解析と高信頼性キャッシュアーキテクチャ(システムLSIの応用と要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術,及び一般)
- コンピュータシステムにおける信頼性と性能のトレードオフの解析と高信頼性キャッシュアーキテクチャ(システムLSIの応用と要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術,及び一般)
- オペランドのビット幅を考慮したソフトウェアレベル消費エネルギー削減手法(FPGA・低消費電力設計・システムレベル合成,システム設計及び一般)
- マイクロプロセッサの性能歩留まりを改善する命令コード配置手法(プロセッサ, DSP, 画像処理技術及び一般)
- マイクロプロセッサの性能歩留まりを改善する命令コード配置手法(プロセッサ, DSP, 画像処理技術及び一般)
- マイクロプロセッサの性能歩留まりを改善する命令コード配置手法(プロセッサ, DSP, 画像処理技術及び一般)
- マイクロプロセッサの性能歩留まりを改善する命令コード配置手法(プロセッサ, DSP, 画像処理技術及び一般)
- マイクロプロセッサのエネルギー消費特性抽出とソフトウェアデバッガを用いた消費エネルギー見積もり(組込技術とネットワークに関するワークショップETNET2006)
- マイクロプロセッサのエネルギー消費特性抽出とソフトウェアデバッガを用いた消費エネルギー見積もり(組込技術とネットワークに関するワークショップETNET2006)
- マイクロプロセッサのエネルギー消費特性抽出とソフトウェアデバッガを用いた消費エネルギー見積もり(組込技術とネットワークに関するワークショップETNET2006)
- 組込みプロセッサのエネルギー消費を最小化するコード配置最適化問題のILPモデル(消費電力1,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- 組込みプロセッサのエネルギー消費を最小化するコード配置最適化問題のILPモデル(消費電力1,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- Android携帯端末アプリケーション向け消費電力プロファイリング手法
- Android携帯端末アプリケーション向け消費電力プロファイリング手法
- 組込みプロセッサのエネルギー消費を最小化するコード配置最適化問題のILPモデル(消費電力1,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- コード配置変更によるハイブリッドローカルメモリの消費エネルギー最小化
- RTOSのハードウェア化によるソフトウェアベースTCP/IP処理の高速化と低消費電力化(回路理論,回路解析)
- 超高速応答を実現するハードウェア割り込み処理機構(アーキテクチャと評価,デザインガイア2011-VLSI設計の新しい大地-)
- 超高速応答を実現するハードウェア割り込み処理機構(アーキテクチャと評価,デザインガイア2011-VLSI設計の新しい大地-)