90nmCMOS回路における遅延および電力ばらつきの実測と解析(演算回路・ばらつきの測定,システム設計及び一般)
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概要
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近年,製造ばらつきに起因する回路性能のばらつきが顕著になってきている.回路性能のばらつきによって歩留まりが低下する.歩留まりを向上させるためにはばらつきに対処する設計手法が必要である.設計時にばらつきを考慮するためには,まず性能ばらつきの実態を確認する必要がある.本稿では,90nmプロセスを用いたCMOS回路において実測を行い,製造ばらつきが遅延および電力に与える影響について解析を行った.測定対象として199段のリングオシレータを用いた.ばらつきはチップ内およびチップ間に分けて測定し,遅延,動作時の電力および静止時の電力のばらつきについて実測および解析を行った.実測結果から,リーク電力のばらつきが大きいこと,チップ内よりもチップ間の方がばらつきが大きいことなどが確認できた.
- 社団法人情報処理学会の論文
- 2006-05-11
著者
-
安浦 寛人
九州大学大学院システム情報科学研究院
-
安浦 寛人
九州大学大学院システム情報科学研究科情報工学専攻
-
山口 聖貴
九州大学大学院システム情報科学府
-
室山 真徳
九州大学システムLSI研究センター
-
坂本 良太
九州大学大学院システム情報科学府
-
YUAN Yang
西安理工大学 自動化・情報工程学院
-
樽見 幸祐
九州大学大学院 システム情報科学府
-
室山 真徳
九州大学 システムLSI研究センター
-
石原 亨
九州大学 システムLSI研究センター
-
YUAN Yang
School of Automation and Information Engineering, Xi'an University of Technology
-
Yuan Yang
西安理工大学自動化・情報工程学院
-
山口 聖貴
九州大学大学院 システム情報科学府
-
安浦 寛人
九州大学大学院 システム情報科学研究院
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