CMOSプロセスにおけるゲート遅延ばらつき測定回路の提案(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
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概要
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近年, 製造ばらつきに起因する遅延時間のばらつきが顕著になっている.遅延時間のばらつきは歩留りを低下させるため, それに対処する方法が必要である.また逆に, 遅延時間のばらつき自体を積極的に活用する方法なども提案されている.したがって基礎データの取得およびばらつきの利用のためには, ばらつきを測定・検出できることが非常に重要となる.そこで, インバータ1段のゲート遅延時間, 及びそのばらつきを実測から求められる回路を提案する.提案する回路では, 深い段数のインバータチェーンの最終段にフリップフロップを接続したものを複数段並列接続している.これにより, 個々のインバータでは小さい遅延ばらつきを大きくし, なおかつデジタル値として検出可能にしており, 同時にばらつきの分布の測定を可能にしている.この回路を用いてばらつき検出・補正回路や, ばらつき生成回路としての応用も期待できる.
- 社団法人電子情報通信学会の論文
- 2005-08-11
著者
-
安浦 寛人
九州大学大学院システム情報科学研究院
-
安浦 寛人
九州大学大学院システム情報科学研究科情報工学専攻
-
室山 真徳
九州大学システムLSI研究センター
-
坂本 良太
九州大学大学院システム情報科学府
-
樽見 幸祐
九州大学大学院 システム情報科学府
-
安浦 寛人
九州大学大学院 システム情報科学研究院
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