高速,低消費電力6T-SRAMを実現する電荷の同時注入による不良セルの修復技術(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
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概要
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SRAMのしきい値電圧V_<TH>のばらつきによる読み出し,書き込みマージン減少の解決のため,6T-SRAMのパスゲートトランジスタへ局所的に電子注入を行う手法が存在する.この手法はパスゲートトランジスタの堀特性を非対称にし,書き込みマージンを低化させずに読み出し時のディスターブマージンを高めるが,正常セルを含む全てのセルのパスゲートトランジスタに電子注入が生じるためビット線遅延の増大や消費エネルギーの増加を招く.本研究では従来注入手法の問題を解決するため,不良セルにのみ同時に電子注入を行う新規注入手法を提案し,その効果を40nm世代標準CMOSプロセスで設計したSRAMマクロの実測やシミュレーションで実証する.その結果,SRAM動作マージンを40mV改善しつつ,従来注入手法に対して読み出しビット線遅延を57%低減,ビット線消費エネルギーを31%低減,注入時間を最大256倍短縮,回路面積を3%低減した.
- 2012-04-16
著者
-
竹内 健
(株)東芝 マイクロエレクトロニクス技術研究所
-
竹内 健
東京大学
-
宮野 信治
半導体理工学研究センター
-
宮野 信治
(株)東芝セミコンダクター社
-
鈴木 利一
(株)半導体理工学研究センター極低電力研究開発部
-
宮地 幸祐
東京大学
-
竹内 健
東京大学:(現)中央大学
-
鈴木 利一
半導体理工学研究センター
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