NAND型フラッシュメモリの多値化の検討
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概要
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多値フラッシュメモリを実現するためには、メモリセルのしきい値を高精度に制御することが最も重要である。従来のNANDフラッシュメモリではビット毎ベリファイ時のアレイノイズによってしきい値がばらつき、その結果しきい値分布が広がることを示す。そしてアレイノイズを著しく低減でき、かつメモリセルアレイの面積の縮小も可能とする新しいメモリセルアレイ(Double-Level-V_<th> Select Gate Array Architecture)を提案する。アレイノイズは高低抗な拡散層ソース線によって生じる。従来のメモリセルアレイでのしきい値ゆらぎは0.7Vであるのに対し、新しいメモリセルアレイでは0.03Vであり、高信頼性の多値NANDフラッシュメモリを実現することができる。
- 社団法人電子情報通信学会の論文
- 1995-11-22
著者
-
竹内 健
(株)東芝 マイクロエレクトロニクス技術研究所
-
中村 寛
(株)東芝セミコンダクター社メモリ事業部先端メモリ開発センター
-
中村 寛
(株)東芝 マイクロエレクトロニクス技術研究所
-
田中 智晴
(株)東芝 メモリ事業部
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