NAND EEPROM における新しいビットごとベリファイ回路の提案
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概要
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新しいビットごとベリファイ回路に関する提案。この回路により、しきい値電圧をさらに狭くすることができ、64M NAND EEPROMを用い、0.8Vのしきい値分布となることを確認した。この回路は従来回路に対して3つのトランジスタを追加することで実現でき、その面積増加はチップサイズに対して1%以下である。
- 社団法人電子情報通信学会の論文
- 1998-07-24
著者
-
中村 寛
(株)東芝セミコンダクター社メモリ事業部先端メモリ開発センター
-
作井 康司
(株)東芝マイクロエレクトロニクス技術研究所
-
神田 和重
(株)東芝 半導体システム技術センター大船分室
-
宮本 順一
(株)東芝 半導体システム技術センター大船分室
-
宮本 順一
(株)東芝デバイス技術研究所
-
今宮 賢一
(株)東芝セミコンダクター社メモリ事業部先端メモリ開発センター
-
神田 和重
株式会社東芝 セミコンダクター社 マイクロエレクトロニクス技術研究所
-
作井 康司
株式会社東芝 セミコンダクター社 マイクロエレクトロニクス技術研究所
-
中村 寛
(株)東芝 マイクロエレクトロニクス技術研究所
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