0.5V動作DRAM用60pJ,立ち上がり時間3クロック,しきい値電圧ロス補償ワード線昇圧回路(低電圧/低消費電力技術、新デバイス・回路とその応用)
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概要
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0.5V動作DRAMのための,低消費電力・高速ワード線昇圧回路を提案する.スタンドバイチャージポンプ・アクティブキッカー2つの昇圧回路を搭載する方式を採用し,本論文ではそのアクティブキッカーを提案する.スイッチトキャパシタ方式の昇圧回路により,従来のチャージポンプ式昇圧回路では難しかった短時間での昇圧が可能となった.さらにしきい値電圧ロスを補償し,ロウアクセス時間よりも短い3クロックで0.5Vから1.4Vを生成する.従来のワード線昇圧回路に比べ,昇圧時間は25%,消費電力は48%である.提案の昇圧回路の高速・低消費電力性により将来の0.5V動作DRAMのワード線昇圧回路として有望である.
- 社団法人電子情報通信学会の論文
- 2009-07-09
著者
-
竹内 健
東京大学大学院工学系研究科電気系工学専攻
-
竹内 健
東京大学工学系研究科電気系工学専攻融合情報コース
-
竹内 健
(株)東芝 マイクロエレクトロニクス技術研究所
-
竹内 健
東京大学
-
田中丸 周平
東京大学工学系研究科電気系工学専攻融合情報コース
-
竹内 健
東京大学工学系研究科
-
田中丸 周平
東京大学電気系工学専攻
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