DIBLを用いた低消費電力回路形式のための最適デバイス設計(<特集>先端CMOS及びプロセス関連技術)
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概要
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Drain Induced Barrier Lowering (DIBL)を利用してスタンバイパワーを減少させる回路形式について,最適なデバイス構成,特に最適なDIBLの値をシミュレーションにより検討した.この回路形式では,DIBL効果を緩和するためにスタンバイ時において電源電圧を下げる.これにより,閾値電圧が増大してリーク電流を減少させることができる.最適のDIBLの値は,臨界電圧Voと電源電圧の大小によって異なることが明らかとなった.即ち,スタンバイ時における電源電圧をVoより下げられる場合は,より大きなDIBL値を持つデバイスの方がスタンバイパワーを抑制することができる.また,この回路形式を用いることにより,しきい値電圧ばらつきによるスタンバイリーク電流のばらつきが抑制されることも明らかとなった.
- 社団法人電子情報通信学会の論文
- 2002-11-22
著者
-
平本 俊郎
東京大学生産技術研究所
-
桜井 貴康
東京大学
-
桜井 貴康
東京大学生産技術研究所
-
Hiramoto Toshiro
The Institute Of Industrial Science The University Of Tokyo:vlsi Design And Education Center The Uni
-
劉 慶艶
東京大学生産技術研究所
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