制御ポイント挿入による遷移故障テストパターン削減法(テスト生成・レスト容易化設計,VLSI設計とテスト及び一般)
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概要
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近年,VLSIの大規模化,複雑化にともない,回路内のゲート数が増加している.それにともない,テスト対象となる故障数が増加し,テストパターン数が増大している.さらに,縮退故障モデルのみのテストでは検出することが困難なタイミング遅延を伴う欠陥が増加しており,縮退故障の検出に加えて遷移故障の検出が重要となっている.本論文では,ブロードサイド方式を用いた遷移故障用テストパターン数を削減する方法として,テスト圧縮効率化のための制御ポイント挿入法を提案する.回路内の一部のスキャンFFのD端子に接続されている信号線上に制御ポイントを挿入し1時刻目と2時刻目のタイムフレーム中の信号線値をドントケア判定し,テストパターンの圧縮率を高める.ISCAS'89ベンチマーク回路に対し,本手法を適用した結果,従来のテスト圧縮指向制御ポイント挿入法と比較して遷移故障用のテストパターン数を最大38.0%削減することができた.
- 2012-02-06
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