演算器順序深度削減指向テスト容易化バインディング法(高位レベルテスト・検証,VLSI設計とテスト及び一般)
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概要
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近年特定の応用分野において,動作記述を用いて回路設計が行われている.動作記述からレジスタ転送レベル回路を設計するさい,動作合成が用いられる.生成される回路はコントローラ部とデータパス部から構成されている.動作合成を用いたテスト容易化設計として,生成されるデータパス部の順序深度を削減することで,テスト容易性を向上させるバインディング手法が提案されている.しかしながら,順序深度は任意の入力レジスタと外部出力のペア間の最小レジスタ段数であるので,そのペア間にはその順序深度以上のレジスタ段数が存在する可能性があり,テスト容易性の向上の妨げになる.本論文では,演算器の入出力ごとのレジスタの段数(演算器順序深度)の削減に着目したテスト容易化バインディング法を提案する.また,さらに演算器順序深度を削減するためにダミー演算操作をスケジューリングする方法を提案する.実験結果では,提案手法データパス部のテスト生成時間,故障検出率について有効であることを示す.
- 2010-02-08
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