SoCのテスト実行時間最短化を目標としたコアのDFT選択手法(VLSI設計とテスト)
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概要
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SoCのテスト戦略の決定に於いては、SoCの外部ピン数、テスト時総消費電力、面積、及び使用するテスタに搭載可能なテストデータ量等の様々な制約条件を考慮する必要がある。また、RTレベルで再利用するコアに関しては、上記の制約条件とテスト品質を満たし、かつテストコストが最小となるようにDFTの選択を行うことが望ましい。そこで、テスト実行時間最短化を目標としたDFT選択問題を定式化し、各コアのDFT選択を変更しながらテストスケジューリングを実行し、greedy法によりDFT選択を最適化する手法を示す。
- 社団法人電子情報通信学会の論文
- 2004-02-13
著者
-
藤原 秀雄
奈良先端科学技術大学院大学 情報科学研究科
-
細川 利典
日本大学生産工学部
-
伊達 博
株式会社システム・ジェイディー
-
村岡 道明
半導体理工学研究センター
-
伊達 博
半導体理工学研究センター
-
細川 利典
日本大学生産工学部数理情報工学科半導体理工学研究センター
-
宮崎 政英
半導体理工学研究センター
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