レジスタ転送レベルデータパスの単一制御並行可検査性に基づく組込み自己テスト法
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概要
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レジスタ転送レベルデータパスの組込み自己テスト法として,単一制御可検査性に基づく方法が提案されている[2].この手法では,小さいハードウェアオーバヘッドで100%近い故障検出率が得られるが,組合せ回路要素を一つずつテストするためテスト実行時間が大きい.そこで本論文では,複数の組合せ回路要素を同時にテスト(並行テスト)できるように,単一制御可検査性を拡張した単一制御並行可検査性を提案し,この可検査性に基づく組込み自己テスト方式を提案する.ベンチマーク回路を用いた実験の結果により,提案手法は単一制御可検査性に基づく手法に比べて,ハードウェアオーバヘッドがほとんど増加することなく,テスト実行時間を縮小できることを示す.
- 社団法人電子情報通信学会の論文
- 2002-06-01
著者
-
増澤 利光
大阪大学大学院情報科学研究科
-
藤原 秀雄
奈良先端科学技術大学院大学 情報科学研究科
-
山口 賢一
奈良先端科学技術大学院大学情報科学研究科;(現)奈良工業高等専門学校情報工学科
-
和田 弘樹
株式会社日立製作所中央研究所システムlsi研究部
-
和田 弘樹
奈良先端科学技術大学院大学 情報科学研究科
-
山口 賢一
奈良先端科学技術大学院大学情報科学研究科
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