部分スルー可検査性に基づく順序回路のテスト生成法(ディペンダブルコンピューティング)
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概要
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無閉路可検査順序回路は実用的にテスト容易な順序回路であり,その一つのクラスとして完全スルー可検査順序回路がある.完全スルー可検査性に基づくテスト容易化設計では,完全スキャン設計に比べて小さい面積オーバヘッドでテスト実行時間の小さいテスト系列を生成できる.本論文では,無閉路可検査性を満たす新たな順序回路のクラスとして,部分スルー可検査順序回路を提案し,部分スルー可検査順序回路に対するテスト生成法,並びに,部分スルー可検査性に基づくテスト容易化設計法を示す.部分スルー可検査性は,完全スルー可検査性のスルー機能に関する十分条件を緩和することで定義され,よって,部分スルー可検査順序回路のクラスは完全スルー可検査順序回路のクラスを真に包含する.実験により,部分スルー可検査性に基づくテスト容易化設計は,完全スルー可検査性に基づくそれに比べて実用的に更なる面積オーバヘッドの削減が可能なだけでなく,テスト実行時間も削減可能であることを示す.
- 2009-12-01
著者
-
井上 智生
広島市立大学情報科学部
-
藤原 秀雄
奈良先端科学技術大学院大学 情報科学研究科
-
市原 英行
広島市立大学情報科学部
-
藤原 秀雄
奈良先端科学技術大学院大学情報科学研究科
-
市原 英行
広島市立大学大学院情報科学研究科
-
井上 智生
広島市立大学大学院情報科学研究科
-
岡 伸也
広島市立大学大学院情報科学研究科
-
OOI Chia
マレーシア工科大学
-
Ooi Chiayee
マレーシア工科大学
-
井上 智生
広島市立大学大学院 情報科学研究科
-
市原 英行
広島市立大学大学院 情報科学研究科
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