SREEP : SR等価回路を用いたセキュアスキャン設計支援ツール(テスト設計2,デザインガイア2010-VLSI設計の新しい大地-)
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概要
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セキュリティとテスタビリティは相反する性質であるが,それらを両立させることは重要である.セキュア(安全)でテスタブル(テスト容易)な回路設計が望まれている.筆者らは先に,シフトレジスタ等価回路を利用した安全でかつテスト容易なスキャン設計法を提案し,そのセキュリティレベルを明らかにした.本稿では,この設計法に基づき所望のセキュアスキャン回路を生成するとともに,その回路のセキュリティレベルと,テスト生成に必要なデータを計算するために構築したスキャン設計支援ツールについて述べる.
- 2010-11-22
著者
-
玉本 英夫
秋田大学工学資源学部情報工学科
-
藤原 秀雄
奈良先端科学技術大学院大学 情報科学研究科
-
藤原 秀雄
奈良先端科学技術大学院大学情報科学研究科
-
藤原 克哉
秋田大学工学資源学部情報工学科
-
藤原 克哉
秋田大学大学院工学資源学研究科情報工学専攻
-
玉本 英夫
秋田大学大学院工学資源学研究科情報工学専攻
-
玉本 英夫
秋田大学大学院工学資源学研究科
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