C素子スキャンパスを用いた非同期式順序回路に対する完全スキャン設計法(設計/テスト/検証)
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概要
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VLSIの大規模,高速化に伴い,大域クロックの分配が困難になるなどの問題が顕在化しており,それらの問題を解決する手段としてGALS(Globally-asynchronous, locally-synchronous)設計手法を用いた回路設計がある.同期式回路部分に対する可検査性は完全スキャン設計によって保証することができるが,非同期式回路に対して完全スキャン設計と同等の可検査性を保証するためには多大な面積,遅延オーバーヘッドを要する.これらのオーバーヘッドを削減する完全スキャン設計手法が提案されているが,非同期式回路の組合せ回路部分にさえ完全可検査性を保証できないという問題がある.本稿では非同期式回路の組合せ回路部分に対して完全可検査性を保証する2部完全スキャン設計を提案し,さらに,非同期式回路で用いる順序素子に対しても完全可検査性を保証する新しいスキャン素子を提案する.
- 2010-06-18
著者
-
藤原 秀雄
奈良先端科学技術大学院大学 情報科学研究科
-
井上 美智子
奈良先端科学技術大学院大学情報科学研究科
-
藤原 秀雄
奈良先端科学技術大学院大学情報科学研究科
-
岩田 大志
奈良先端科学技術大学院大学,情報科学研究科
-
大竹 哲史
奈良先端科学技術大学院大学,情報科学研究科
-
大竹 哲史
奈良先端科学技術大学院大学 情報科学研究科:科学技術振興機構 Crest
-
大竹 哲史
奈良先端科学技術大学院大学情報科学研究科
-
井上 美智子
奈良先端科学技術大学院大学
-
岩田 大志
奈良先端科学技術大学院大学 情報科学研究科:科学技術振興機構 Crest
-
井上 美智子
奈良先端科学技術大学院大学 情報科学研究科:科学技術振興機構crest
-
井上 美智子
奈良先端科学技大学院大学
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