再構成可能結合ラッパーを用いた SoC のテストスケジューリング(スケジューリング, VLSI 設計とテスト及び一般)
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概要
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本論文において, 各コア毎ではなく, 複数のコアを同時に考慮したラッパーとして再構成可能結合ラッパーを提案する.さらに, 再構成可能結合ラッパーを利用したテスト実行時間の最小化を目的としたテストスケジューリング手法も提案する.ヒューリスティックアルゴリズムを用いることにより, 短い計算時間でスケジューリングを生成することが可能である.ITC'02 SOCベンチマークに対する評価実験では, 従来法に比べ短いテスト実行時間を達成可能であることを示す.
- 社団法人電子情報通信学会の論文
- 2005-02-11
著者
-
藤原 秀雄
奈良先端科学技術大学院大学 情報科学研究科
-
米田 友和
奈良先端科学技術大学院大学情報科学研究科
-
今西 真博
奈良先端科学技術大学院大学情報科学研究科
-
米田 友和
奈良先端科学技術大学院大学 情報科学研究科:科学技術振興機構crest
-
米田 友和
奈良先端科学技術大学院大学 情報科学研究科
-
米田 友和
奈良先端科学技大学院大学
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