プロセッサ自己テストのためのコントローラ入力時相空間制約(VLSI設計とテスト)
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概要
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大規模かつ高速なプロセッサのテストとして,命令列の実行による自己テスト法が注目されている.階層テスト生成に基づくテスト生成法では,モジュールに対するゲートレベルテスト生成と,モジュールに対するテスト系列の正当化,応答の伝播を行う命分列の生成を行う.モジュールに対するゲートレベルテスト生成では,モジュールの入力に正当化可能な値空間を制約としたテスト生成を行う.本橋では,順序モジュールであるコントローラに対するテスト生成のための制約として入力時相空間制約を提案し,従来の制約との比較評価を行う.比較評価実験で,コントローラに対して制約抽出,制約下テスト生成を行い,入力時相空間制約の必要性を示す.
- 社団法人電子情報通信学会の論文
- 2004-02-13
著者
-
藤原 秀雄
奈良先端科学技術大学院大学 情報科学研究科
-
井上 美智子
奈良先端科学技術大学院大学情報科学研究科
-
井上 美智子
奈良先端科学技術大学院大学
-
神戸 和子
奈良先端科学技術大学院大学 情報科学研究科
-
帆足 尚孝
奈良先端科学技術大学院大学情報科学研究科
-
井上 美智子
奈良先端科学技術大学院大学 情報科学研究科:科学技術振興機構crest
-
井上 美智子
奈良先端科学技大学院大学
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