セキュアスキャン設計のためのシフトレジスタ等価回路の列挙と合成(ディペンダブルコンピューティング)
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概要
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セキュリティとテスタビリティは相反する性質であるが,それらを両立させることは重要である.セキュア(安全)でテスタブル(テスト容易)な回路設計が望まれている.筆者らは,代表的なテスト容易化設計手法であるスキャン設計において,シフトレジスタ等価回路を利用した安全でかつテスト容易なスキャン設計法を提案した.そのセキュリティレベルとして,攻撃者がスキャンレジスタの構造を推定する確率は,シフトレジスタと等価な回路数の逆数に比例することから,シフトレジスタ等価回路の個数を明らかにすることは重要である.本論文では,いくつかの線形回路構造を対象に,それらのシフトレジスタ等価回路族の濃度(回路数)や,それらを含む全体のシフトレジスタ等価回路族の濃度を解析的及びシミュレーションにより明らかにする.更に,各種のシフトレジスタ等価回路を列挙する問題,所望のシフトレジスタ等価回路を合成する問題,シフトレジスタ等価回路の状態を正当化・観測する問題,シフトレジスタ等価回路の安全状態を同定する問題を考察し,それらを解くプログラムSREEP(Shift Register Equivalents Enumeration and Synthesis Program)を紹介する.
- 2010-11-01
著者
-
玉本 英夫
秋田大学工学資源学部情報工学科
-
藤原 秀雄
奈良先端科学技術大学院大学 情報科学研究科
-
藤原 秀雄
奈良先端科学技術大学院大学情報科学研究科
-
藤原 克哉
秋田大学工学資源学部情報工学科
-
オビエン マリー
奈良先端科学技術大学院大学情報科学研究科
-
藤原 克哉
秋田大学大学院工学資源学研究科情報工学専攻
-
玉本 英夫
秋田大学大学院工学資源学研究科
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