<論文>CMOSスタティックメモリ回路の電流テスト手法
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概要
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In this paper, we discuss a current testing method, which aims to reducetesting costs on CMOS Static RAMs (SRAMs). As the fault models on a memorycell, we assume a hard short between two signal lines, a hard open on signalline, a transistor stuck-on fault, and a transistor stuck-open fault. Proposedtest method is based on the simulation results of electrical behavior on the faultymemory cell. In this test method, decoder circuits and bit lines are modifiedto drive all the memory cells of SRAMs simultaneously. Since the faults aredetected by only observing the power supply current, the test sequence becomessimple, and it does not dependent on the size of the memory cell array.
- 秋田大学の論文
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