CMOS論理回路のランダムパターンによる組込み電流テスト

概要

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従来の古典的な故障モデルでは網羅できない故障がCMOS論理回路で報告され,それらを検出する一テスト手法として電流テストが注目されている.本論文では,CMOS論理回路において,擬似ランダムパターンの印加によって得られる動作電源電流から,縮退故障,スタックオープン故障を検出する手法を提案し,それを行う組込みテスト回路を示す.電流テストでは回路内の故障が顕在化されれば電源電流の観測から故障を検出でき,故障情報を出力まで伝搬しなくともよい.そのため,テスト生成コストの小さいランダムパターンをテストパターンに用いる.テストパターン生成には被テスト回路の出力信号を用い,自律的に擬似ランダムパターンの生成を行う.このパターン生成法により,故障の回路電源電流に対する影響が大きくなることで故障検出が容易になる.また,回路電源電流が正常回路のものであるかどうかの判定には,テストパターン間に流れる回路電源電流量を特徴量とし,回路電源電流の変動を考慮した手法を用いる.このような処理操作をシミュレーションにより評価し,本手法の有効性を示す.
社団法人電子情報通信学会の論文
1993-10-25