同位相構造に基づく特定用途を考慮したFPGA相互接続遅延テスト(VLSIの設計/検証/テスト及び一般(デザインガイア))
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概要
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本稿では, 特定用途を考慮したFPGA(Field-Programmable Gate Array)の相互接続線のパス遅延故障に対するテスト手法を提案する.まず, コンフィグレーションが同位相構造を有する順序回路の場合, そこで実際に使用される相互接続線に対して, 2つのテストコンフィグレーションを用いて各コンフィグレーションあたり「最大順序深度+2」のテスト実行時間ですべてのパスをロバストにテストできることを示す.この手法を無閉路順序回路, 閉路を有する順序回路に応用する.閉路を有する順序回路では, テストコンフィグレーション数を2にするために, 与えられた特定用途のコンフィグレーションの設計変更(テスト容易化コンフィグレーション)を行う.提案法では, 未使用の領域についてはテストを行わないことにより, 過剰テストを削減し, テスト実行時間, 歩留まりを向上する.
- 2005-11-24
著者
-
藤原 秀雄
奈良先端科学技術大学院大学 情報科学研究科
-
大竹 哲史
奈良先端科学技術大学院大学 情報科学研究科:科学技術振興機構 Crest
-
大竹 哲史
奈良先端科学技術大学院大学情報科学研究科
-
矢葺 光佑
奈良先端科学技術大学院大学情報科学研究科
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