単一端子変化遅延テストに基づくデータパスのテスト容易化設計(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
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概要
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本稿では,階層遅延テスト生成に基づくデータパスの非スキャンテスト容易化設計法を提案する.提案手法では,データパスの全てのテスト対象パスが単一端子変化2パタン可検査性を満たすように設計変更を行う.これによりロバストテスト,ノンロバストテスト可能なパス遅延故障のテストを保証する.単一端子変化の2パタンは,組合せ部分回路に対して,1端子のみ2パタン目の値が変化するテストパタンである.単一端子変化の2パタンは,任意の2パタンに比べて,レジスタ転送レベルにおける制御経路の生成を容易にすることができる.その結果,提案手法は,階層2パタン可検査性を保証するテスト容易化設計法より小さい面積オーバヘッドを達成できる.更に,提案手法では,順序冗長なパスの一部をテスト不要なパスとし,テスト及びテスト容易化設計から除外することで,過剰テストの緩和,面積オーバヘッドの削減を行う.
- 社団法人電子情報通信学会の論文
- 2004-11-25
著者
-
藤原 秀雄
奈良先端科学技術大学院大学 情報科学研究科
-
井上 美智子
奈良先端科学技術大学院大学情報科学研究科
-
大竹 哲史
奈良先端科学技術大学院大学,情報科学研究科
-
大竹 哲史
奈良先端科学技術大学院大学 情報科学研究科:科学技術振興機構 Crest
-
大竹 哲史
奈良先端科学技術大学院大学情報科学研究科
-
井上 美智子
奈良先端科学技術大学院大学
-
吉川 祐樹
奈良先端科学技術大学院大学情報科学研究科
-
井上 美智子
奈良先端科学技術大学院大学 情報科学研究科:科学技術振興機構crest
-
吉川 祐樹
奈良先端科学技術大学院大学, 情報科学研究科
-
井上 美智子
奈良先端科学技大学院大学
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