テストデータ削減のための必須割当に基づくテストポイント挿入法(テスト容易化設計,デザインガイア2008-VLSI設計の新しい大地)
スポンサーリンク
概要
- 論文の詳細を見る
本研究では,テストポイント挿入によるテストデータ量の削減法を考案する.故障の中には,同じ信号線に異なる値の割当を必要とするため,同一のテストパターンでは検出できない関係にある故障が存在する.これらの故障はテストポイントの挿入によりその必須割当の衝突を解消でき,同じテストパターンで検出可能となる場合がある.本研究ではこの事実に着目し,テストポイント挿入により解消される必須割当の衝突解消度を示す評価尺度とその評価尺度に基づくスキャン設計のためのテストポイント挿入アルゴリズムを提案する.実験により,テストデータ量を最小にする最適なテストポイント数が存在すること,また,従来法の尺度に比べて提案する評価尺度がテストパターン数を削減可能であることを示す.提案するテストポイント挿入法は少ないテストポイントでテストパターン数だけでなくテストデータ量の削減が可能である.
- 社団法人電子情報通信学会の論文
- 2008-11-10
著者
-
井上 智生
広島市立大学情報科学部
-
市原 英行
広島市立大学情報科学部
-
市原 英行
広島市立大学大学院情報科学研究科
-
吉川 祐樹
広島市立大学大学院情報科学研究科
-
井上 智生
広島市立大学大学院情報科学研究科
-
平本 和子
広島市立大学大学院情報科学研究科
関連論文
- 両性人口モデルにおける反応拡散方程式を用いた人口分布の表現について
- 高圧縮可能かつコンパクトなテスト生成について(テスト圧縮, LSIのテスト・診断技術論文)
- 部分スルー可検査性に基づく順序回路のテスト生成法(ディペンダブルコンピューティング)
- マルチメディアコアの展開機能を利用したテストデータ圧縮・展開(デザインガアイ2006-VLSI設計の新しい大地を考える研究会)
- マルチメディアコアの展開機能を利用したテストデータ圧縮・展開(VLSIのテストI,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- テスト圧縮・展開手法におけるバッファ付き展開器について(LSIシステムの実装・モジュール化・インタフェース技術, テスト実装, 一般)
- テスト展開器のオーバヘッド削減のためのテストベクトルの並べ替えについて(VLSI設計とテスト)
- ハフマン符号に基づくテスト実行のためのテスト圧縮について
- ハフマン符号を用いたテスト応答圧縮について
- 故障の許容性に基づく閾値テスト生成のための回路モデル(安全性及び一般)
- 学究活動に不可欠になったキャンパスネットワーク構築の一事例
- 学究活動に不可欠になったキャンパスネットワーク構築の一事例
- ロバストテスト可能データパスを指向した高位合成におけるバインディング法(設計/テスト/検証)
- スイッチの機能を考慮した部分スルー可検査性に関する考察(設計/テスト/検証)
- マルチメディアコアの展開機能を利用したテストデータ圧縮・展開(VLSIのテストI,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- ディジタルフィルタにおける故障の許容性に関する考察(故障モデル・故障許容・故障診断,VLSI設計とテスト及び一般)
- SRAM型FPGAによる故障状況に適応可能な漸次縮退システムの実装(ディペンダブル設計,FPGA応用及び一般)
- SRAM型FPGAによる故障状況に適応可能な漸次縮退システムの実装(ディペンダブル設計,FPGA応用及び一般)
- SRAM型FPGAによる故障状況に適応可能な漸次縮退システムの実装(ディペンダブル設計,FPGA応用及び一般)
- テスト容易性と救済可能性を考慮した歩留まりモデルに関する考察(テストI,デザインガイア2009-VLSI設計の新しい大地)
- テスト容易性と救済可能性を考慮した歩留まりモデルに関する考察(テストI,デザインガイア2009-VLSI設計の新しい大地-)
- 閾値テストのための5値論理に基づくテスト生成アルゴリズムに関する考察(設計/テスト/検証,設計/テスト/検証)
- 組込み自己テストにおけるテスト可能な応答圧縮器の設計について(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
- 組込み自己テストにおけるテスト可能な応答圧縮器の設計について(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
- D-10-15 非可逆性を持つ画像圧縮アルゴリズムを利用したテストデータ圧縮・展開法(D-10. ディペンダブルコンピューティング,一般セッション)
- 故障の許容性に基づくテスト生成アルゴリズムの高速化(テスト生成,VLSI設計とテスト及び一般)
- 伝搬支配性に着目した遅延テストのためのハイブリッドスキャン設計(テスト容易化設計,デザインガイア2008-VLSI設計の新しい大地)
- テストデータ削減のための必須割当に基づくテストポイント挿入法(テスト容易化設計,デザインガイア2008-VLSI設計の新しい大地)
- テスト圧縮・展開手法におけるバッファ付き展開器について(LSIシステムの実装・モジュール化・インタフェース技術, テスト実装, 一般)
- ハフマン符号を用いたテスト応答圧縮について
- ハフマン符号を用いたテスト応答圧縮について
- 非線形反応拡散方程式による骨改造現象の数値モデル
- 演算規則を用いたフォールトセキュアデータパスの合成について(フォールトセキュア・セキュリティ・2線2相回路のテスト,VLSI設計とテスト及び一般)
- 画像伸張回路を用いた組込みテスト生成に関する実験的考察(テスト設計1,デザインガイア2010-VLSI設計の新しい大地-)
- 画像伸張回路を用いた組込みテスト生成に関する実験的考察(テスト設計1,デザインガイア2010-VLSI設計の新しい大地-)
- テストデータ削減のための必須割当に基づくテストポイント挿入法(テスト容易化設計,デザインガイア2008-VLSI設計の新しい大地)
- 伝搬支配性に着目した遅延テストのためのハイブリッドスキャン設計(テスト容易化設計,デザインガイア2008-VLSI設計の新しい大地)
- テストデータ削減のための必須割当に基づくテストポイント挿入法(テスト容易化設計,デザインガイア2008-VLSI設計の新しい大地-)
- チェイニングによる耐ソフトエラーを指向した高位合成のスケジューリングアルゴリズム(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
- チェイニングによる耐ソフトエラーを指向した高位合成のスケジューリングアルゴリズム(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
- A Variable-Length Coding Adjustable for Compressed Test Application
- An Adaptive Decompressor for Test Application with Variable-Length Coding
- マルチサイクル故障に耐性を持つデータパスのためのバインディング法(高位設計1,デザインガイア2010-VLSI設計の新しい大地-)
- マルチサイクル故障に耐性を持つデータパスのためのバインディング法(高位設計1,デザインガイア2010-VLSI設計の新しい大地-)
- RC-010 組込み自己テストにおける救済可能テスト生成器(C分野:ハードウェア・アーキテクチャ,査読付き論文)
- RC-001 論理合成における面積・遅延最適化のためのフォールスパスの活用について(C分野:ハードウェア・アーキテクチャ,査読付き論文)
- 無閉路部分スキャン設計に基づくデータパスのテスト容易化高位合成におけるバインディング手法
- 伝搬支配性に着目した遅延テストのためのハイブリッドスキャン設計(テスト容易化設計,デザインガイア2008-VLSI設計の新しい大地-)
- 論理回路に対するテスト実行時間削減法
- 無閉路可検査性に基づくテスト生成のための最適スルー木集合構成法(テストと検証,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- 無閉路可検査性に基づくテスト生成のための最適スルー木集合構成法(テストと検証,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- 無閉路可検査性に基づくテスト生成のための最適スルー木集合構成法(テストと検証,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- 無閉路可検査順序回路のクラス拡張に関する考察(セッション4 : オーバテストとテスト生成複雑度, VLSI設計とテスト及び一般)
- 強可検査性を指向した高位合成におけるレジスタバインディングについて(上流DFT,VLSI設計とテスト及び一般)
- イメージセンサに対する統計型エラーモデルとそのテスト手法について(半導体テスト,ディペンダブルコンピューティング論文)
- マルチメディアコアの展開機能を利用したテストデータ圧縮・展開
- 論理回路に対するテストコスト削減法 : テストデータ量及びテスト実行時間の削減
- 赤潮プランクトンの生態系モデルとコンピュータシミュレーション
- 無閉路部分スキャン設計を指向した高位合成におけるスケジューリングについて
- 無閉路部分スキャン設計を指向した高位合成におけるスケジューリングについて
- 無閉路部分スキャン設計を指向した高位合成におけるスケジューリングについて
- 単一縮退故障用組合せテスト生成アルゴリズムを用いた無閉路順序回路のテスト生成
- 単一縮退故障用組合せテスト生成アルゴリズムを用いた無閉路順序回路のテスト生成
- 単一縮退故障用組合せテスト生成アルゴリズムを用いた無閉路順序回路のテスト生成
- ホールド機能を考慮した順序回路の部分スキャン設計法
- SRAM型FPGAによる故障状況に適応可能な漸次縮退システムの実装
- SRAM型FPGAによる故障状況に適応可能な漸次縮退システムの実装
- FPGAを用いた耐故障システムの信頼性と性能に関する考察(ディペンダブルコンピューティングシステム及び一般)
- FPGAを用いた耐故障システムの信頼性と性能に関する考察(ディペンダブルコンピューティングシステム及び一般)
- 含意を用いた多段論理回路簡単化手法の高速化に関する研究
- テスト数制限下でのテスト入力集合の選択手法について (テストと設計検証論文特集)
- テスト生成の静的学習における間接含意の習得法について
- LSIテストにおける再構成可能な埋込み展開器について(設計手法と高性能化, リコンフィギャラブルシステム, 一般)
- 部分回路除去に対する含意関係の不変性について
- 組合せ回路の冗長除去における含意関係の不変性について
- 組合せ回路の冗長除去における含意関係の不変性について
- 動的再構成可能なプロセッサの自己テストに関する考察(デザインガアイ2006-VLSI設計の新しい大地を考える研究会)
- 動的再構成可能なプロセッサの自己テストに関する考察(VLSIのテストII,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- 動的再構成可能なプロセッサの自己テストに関する考察(VLSIのテストII,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- A Practical Threshold Test Generation for Error Tolerant Application
- ホールド制御削減のための階層テスト容易化設計法(上流 DFT, VLSI 設計とテスト及び一般)
- 強可検査性に基づくデータパスのテストプラン生成アルゴリズムの改良について(VLSIの設計/検証/テスト及び一般テスト)
- 強可検査性に基づくデータパスのテストプラン生成アルゴリズムの改良について(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 強可検査性に基づくデータパスのテストプラン生成アルゴリズムの改良について(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 強可検査性に基づくデータパスのテストプラン生成アルゴリズムの改良について(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- LC-003 無閉路部分スキャン設計を指向したテスト容易化高位合成におけるスケジューリングの高速化(C分野:アーキテクチャ・ハードウェア)
- 画像伸張回路を用いた組込みテスト生成に関する実験的考察
- D-10-7 故障を有するBIST回路の故障見逃しと歩留まり損失に関する一考察(D-10.ディペンダブルコンピューティング,一般講演)
- テスト可能な応答圧縮器におけるマルチサイクルシグネチャの効果について(設計/テスト/検証)
- 平衡構造に基づく階層テストにおけるテストプラン生成法(デザインガアイ2006-VLSI設計の新しい大地を考える研究会)
- 平衡構造に基づく階層テストにおけるテストプラン生成法(VLSIのテストI,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- 平衡構造に基づく階層テストにおけるテストプラン生成法(VLSIのテストI,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- 平衡構造に基づく階層テストにおけるテストプラン生成法
- C-018 衝突回避による固定制御可検査性に基づくテスト容易化設計法の改良について(C分野:アーキテクチャ・ハードウェア)
- 組込み自己テストにおける巡回符号を用いた同時テスト可能な応答圧縮器(ディペンダブルコンピューティング,学生論文)
- C-015 必須割当情報に基づくテストデータ削減のためのテストポイント挿入法(ハードウェア・アーキテクチャ,一般論文)
- テスト設計選択のためのLSI設計製造コストモデル(テスト設計1,デザインガイア2011-VLSI設計の新しい大地-)
- テスト設計選択のためのLSI設計製造コストモデル(テスト設計1,デザインガイア2011-VLSI設計の新しい大地-)
- Hybrid Test Application in Partial Skewed-Load Scan Design
- テスト設計選択のためのLSI設計製造コストモデル