強可検査性を指向した高位合成におけるレジスタバインディングについて(上流DFT,VLSI設計とテスト及び一般)
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概要
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大規模集積回路に対するテスト生成を効率よく行うための階層テスト生成法[2]において,強可検査性に基づくRTLデータパスのテスト容易化設計法[3],[4]が提案されている.文献[4]では,生成される制御経路のタイミング衝突(1つの外部入力から,1つのモジュールの異なる入力までの制御経路の順序深度が等しいこと)の発生を回避するヒューリスティックアルゴリズムが提案されており,タイミング衝突数を大幅に削減できることが報告されているが,回路によっては手法[4]を用いても,タイミング衝突が発生する場合がある.このため,高位合成時に手法[4]を考慮して合成することが望まれる.本論文では,高位合成におけるレジスタパインディングに着目し,手法[4]によって設計されたRTLデータパスのタイミング衝突数を削減するための,効果的なレジスタパインディングアルゴリズムを提案する.提案するレジスタパインディングでは,各外部入力のデータパスへの影響度を定義し,この影響度が均衡するようにパインディングを行う.実験により提案法により合成されるRTLデータパスに対して文献[4]がタイミング衝突のほとんどない制御経路を生成できることを示す.
- 2006-02-10
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