ホールド制御削減のための階層テスト容易化設計法(上流 DFT, VLSI 設計とテスト及び一般)
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概要
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大規模集積回路に対するテスト生成を効率よく行う方法として, 階層テスト生成法がある.本論文では, 強可検査性に基づくレジスタ転送レベルデータパスのテスト容易化設計法において, レジスタのホールド制御を削減するための手法を提案する.文献[4]では, 生成される制御経路のタイミング衝突(1つの外部入力から, 1つのモジュールの異なる2つの入力までの制御経路の順序深度が等しいこと)の発生を回避するヒューリスティックアルゴリズムが提案されており, タイミング衝突数を大幅に削減できることが報告されている.本論文で提案する手法は, 単に衝突数を減らすだけでなく, 少ないホールドレジスタでできるだけ多くの衝突を回避する, すなわち, ホールドレジスタの共有を目指すものである.これにより, ホールドレジスタだけでなく, それを制御する信号線も削減可能となる.実験結果は, 提案手法がホールド制御に必要な信号線を削減でき, その結果, テストコントローラの面積を削減できることを示す.
- 社団法人電子情報通信学会の論文
- 2005-02-11
著者
-
藤原 秀雄
奈良先端科学技術大学院大学 情報科学研究科
-
細川 利典
日本大学生産工学部
-
市原 英行
広島市立大学大学院情報科学研究科
-
井上 智生
広島市立大学大学院情報科学研究科
-
岡本 直己
広島市立大学大学院情報科学研究科
-
井上 智生
広島市立大学大学院 情報科学研究科
-
市原 英行
広島市立大学大学院 情報科学研究科
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