強可検査性に基づくデータパスのテストプラン生成アルゴリズムの改良について(VLSIの設計/検証/テスト及び一般テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)

概要

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大規模集積回路に対するテスト生成を効率よく行う方法として,階層テスト生成法[2]がある.本研究では,階層テスト容易化設計法である,強可検査性に基づくレジスタ転送レベルデータパスのテスト容易化設計法[3]の改良について考察する.従来法[3]を構成する手続きの1つである制御林生成アルゴリズムに着目し,生成される制御経路のタイミング衝突(1つの外部入力から,1つのモジュールの異なる2つの入力までの制御経路の順序深度が等しいこと)の発生を回避するヒューリスティックアルゴリズムを提案する.この結果,ホールド機能を付加するレジスタ数を削減することができる.さらに,モジュールの入力に接続されたレジスタの情報をタイミング衝突の尺度で表現することで,提案するアルゴリズムが,従来法[3]の制約条件を満たさないデータパスに対しても,有効なテストプランを生成可能であることを示す.実験により,提案するヒューリスティックアルゴリズムが,追加するホールド機能(ハードウエアオーバヘッド)およびテスト実行時間を削減できることを示す.
社団法人電子情報通信学会の論文
2003-11-21