平衡構造に基づく階層テストにおけるテストプラン生成法(VLSIのテストI,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
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概要
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大規模集積回路に対するテスト生成を効率良く行う方法として,階層テスト生成[2],[4],[5],[7]-[10]がある.従来の階層テスト生成では,レジスタ転送レベルデータパスのモジュールごとにテスト生成を行うのが一般的であった.本論文では,階層テスト生成をより効率良く行うために,平衡構造となる部分回路を階層の単位とした階層テスト生成を提案する.これにより,テストプラン生成が容易になり,またテスト実行時間の削減が期待できる.本論文では,この利点をいかし,テスト実行時間を効果的に削減するテストプランを生成するためのヒューリスティックアルゴリズムを提案する.また,実験結果では,提案手法がテスト実行時間を削減できることを示す.
- 社団法人電子情報通信学会の論文
- 2006-11-21
著者
-
市原 英行
広島市立大学大学院情報科学研究科
-
井上 智生
広島市立大学大学院情報科学研究科
-
川原 侑大
広島市立大学大学院 情報科学研究科
-
井上 智生
広島市立大学大学院 情報科学研究科
-
市原 英行
広島市立大学大学院 情報科学研究科
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