組合せATPGに基づくRTレベル部分スキャン設計法
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概要
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本論文では,無閉路順序回路に対するテスト生成法と,そのテスト生成法に基つくRTレベルにおける部分スキャン設計法を提案する.無閉路順序回路に対するテスト生成を行うための時間展開モデルを提案し,無閉路順序回路に対するテスト生成は,その時間展開モデルを用いて組合せテスト生成可能であることを示す. さらに, RTレベル回路における,核回路を無閉路にする部分スキャン設計法を示し,テスト費用を最小にする時間展開モデルを求める最適化問題を定式化する. その問題を解くヒューリスティックアルゴリズムを提案し,回路例を用いて,提案するヒューリスティックアルゴリズムの有効性を示す.
- 社団法人電子情報通信学会の論文
- 1997-02-13
著者
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