BASTにおけるテストデータ量を削減するためのスキャンチェインの接続法(テスト設計1,デザインガイア2011-VLSI設計の新しい大地-)
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概要
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LSIのテスト品質を維持しながら,テストデータ量を大幅に削減する手法の一つとして,組込み自己テストと自動テスト生成を組み合わせたテスト手法であるBAST法が提案されている.BASTアーキテクチャにおいて,疑似ランダムパターン発生器で生成された疑似ランダムパターンを決定的パターンに変換するためにビット反転を用いている.テストデータ量やテスト実行時間を削減するためには,ビット反転数を削減する必要がある.本論文では,疑似ランダムパターンのビット反転数を削減するために,各FF間の接続を決定するスキャンチェインの接続法を提案する.ランダムパターンレジスタンス故障集合に対するドントケア抽出とマッチングの後処理としてスキャンチェイン接続法を用いた場合の反転ビット数の削減率をITC'99ベンチマーク回路に対して評価する.
- 2011-11-21
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