順序回路のソフトエラー耐性評価手法の状態数削減による高速化(システム設計・高位論理設計,システムオンシリコンを支える設計技術)
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概要
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ソフトエラー耐性を考慮した論理回路の設計では,ソフトエラー耐性評価手法が必要となる.著者らは,順序回路を対象とした評価手法として,マルコフモデルを用い状態遷移の振る舞いを厳密に解析するものを提案している.この手法は計算時間の点で問題があり,その大部分を占める処理のーつが,状態数を元数とする連立方程式の計算である.そこで,本稿では,計算を複数回に分けて行うことで一度に扱う状態数を削減し,また,計算に必要のない状態を削除することによる高速化手法を提案する.
- 2010-03-03
著者
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