LUT段数最小かつ個数極小なLUT型FPGA向けテクノロジ・マッピング(論理・回路設計,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
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概要
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本稿では,出力におけるLUT段数が最小かつLUT個数が最小なネットワークの生成を目的としたLUT型FPGA向けテクノロジ・マッピングのアルゴリズムを提案する.従来は,LUT段数に関してのみ最小であり,LUT個数に関しては最小である保証がないヒューリスティックな手法が提案されてきた.提案手法は,ネットワーク各部のLUT段数が最小である制約のもとでLUT個数が最小なネットワークを得る問題を厳密に解くものである.提案手法と既存手法の比較実験を行い,提案手法のLUT個数における優位性を示した.
- 社団法人電子情報通信学会の論文
- 2006-11-21
著者
-
松永 裕介
九州大学大学院システム情報科学研究院
-
高田 大河
九州大学 大学院システム情報科学府 情報工学専攻
-
松永 裕介
九州大学 大学院システム情報科学研究院 情報工学部門
-
高田 大河
九州大学大学院システム情報科学研究院
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