キャリーチェインを用いたマルチオペランド加算器のFPGA向け低電力合成手法
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概要
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FPGA 上で多入力加算を実行する場合,通常のキャリーチェインを用いた加算木構成よりも LUT 上に桁上げを伝播させない加算を実現してそれを用いる手法の方が高速な回路が得られることが最近になってわかってきた.その一方で,LUT ベースの構成は加算木構成よりも要素数が増大し,消費電力が大きくなる傾向が観測されている.本稿では,一部にキャリーチェインを用いた構成要素を使用することによって,性能の劣化を抑えながら消費電力を削減する手法を提案する.
- 2011-01-10
著者
-
木村 晋二
早稲田大学
-
松永 裕介
九州大学大学院システム情報科学研究院
-
松永 多苗子
早稲田大学大学院情報生産システム研究科
-
木村 晋二
早稲田大学大学院情報生産システム研究科
-
松永 多苗子
早稲田大学it研究機構
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